drivers/net/r8169.c

   1 /*
   2  * r8169.c: RealTek 8169/8168/8101 ethernet driver.
   3  *
   4  * Copyright (c) 2002 ShuChen <shuchen@realtek.com.tw>
   5  * Copyright (c) 2003 - 2007 Francois Romieu <romieu@fr.zoreil.com>
   6  * Copyright (c) a lot of people too. Please respect their work.
   7  *
   8  * See MAINTAINERS file for support contact information.
   9  */
  10
  11 #include <linux/module.h>
  12 #include <linux/moduleparam.h>
  13 #include <linux/pci.h>
  14 #include <linux/netdevice.h>
  15 #include <linux/etherdevice.h>
  16 #include <linux/delay.h>
  17 #include <linux/ethtool.h>
  18 #include <linux/mii.h>
  19 #include <linux/if_vlan.h>
  20 #include <linux/crc32.h>
  21 #include <linux/in.h>
  22 #include <linux/ip.h>
  23 #include <linux/tcp.h>
  24 #include <linux/init.h>
  25 #include <linux/dma-mapping.h>
  26 #include <linux/pm_runtime.h>
  27
  28 #include <asm/system.h>
  29 #include <asm/io.h>
  30 #include <asm/irq.h>
  31
  32 #define RTL8169_VERSION "2.3LK-NAPI"
  33 #define MODULENAME "r8169"
  34 #define PFX MODULENAME ": "
  35
  36 #ifdef RTL8169_DEBUG
  37 #define assert(expr) \
  38         if (!(expr)) {                                  \
  39                 printk( "Assertion failed! %s,%s,%s,line=%d\n", \
  40                 #expr,__FILE__,__func__,__LINE__);              \
  41         }
  42 #define dprintk(fmt, args...) \
  43         do { printk(KERN_DEBUG PFX fmt, ## args); } while (0)
  44 #else
  45 #define assert(expr) do {} while (0)
  46 #define dprintk(fmt, args...)   do {} while (0)
  47 #endif /* RTL8169_DEBUG */
  48
  49 #define R8169_MSG_DEFAULT \
  50         (NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN)
  51
  52 #define TX_BUFFS_AVAIL(tp) \
  53         (tp->dirty_tx + NUM_TX_DESC - tp->cur_tx - 1)
  54
  55 /* Maximum number of multicast addresses to filter (vs. Rx-all-multicast).
  56    The RTL chips use a 64 element hash table based on the Ethernet CRC. */
  57 static const int multicast_filter_limit = 32;
  58
  59 /* MAC address length */
  60 #define MAC_ADDR_LEN    6
  61
  62 #define MAX_READ_REQUEST_SHIFT  12
  63 #define RX_FIFO_THRESH  7       /* 7 means NO threshold, Rx buffer level before first PCI xfer. */
  64 #define RX_DMA_BURST    6       /* Maximum PCI burst, '6' is 1024 */
  65 #define TX_DMA_BURST    6       /* Maximum PCI burst, '6' is 1024 */
  66 #define EarlyTxThld     0x3F    /* 0x3F means NO early transmit */
  67 #define SafeMtu         0x1c20  /* ... actually life sucks beyond ~7k */
  68 #define InterFrameGap   0x03    /* 3 means InterFrameGap = the shortest one */
  69
  70 #define R8169_REGS_SIZE         256
  71 #define R8169_NAPI_WEIGHT       64
  72 #define NUM_TX_DESC     64      /* Number of Tx descriptor registers */
  73 #define NUM_RX_DESC     256     /* Number of Rx descriptor registers */
  74 #define RX_BUF_SIZE     1536    /* Rx Buffer size */
  75 #define R8169_TX_RING_BYTES     (NUM_TX_DESC * sizeof(struct TxDesc))
  76 #define R8169_RX_RING_BYTES     (NUM_RX_DESC * sizeof(struct RxDesc))
  77
  78 #define RTL8169_TX_TIMEOUT      (6*HZ)
  79 #define RTL8169_PHY_TIMEOUT     (10*HZ)
  80
  81 #define RTL_EEPROM_SIG          cpu_to_le32(0x8129)
  82 #define RTL_EEPROM_SIG_MASK     cpu_to_le32(0xffff)
  83 #define RTL_EEPROM_SIG_ADDR     0x0000
  84
  85 /* write/read MMIO register */
  86 #define RTL_W8(reg, val8)       writeb ((val8), ioaddr + (reg))
  87 #define RTL_W16(reg, val16)     writew ((val16), ioaddr + (reg))
  88 #define RTL_W32(reg, val32)     writel ((val32), ioaddr + (reg))
  89 #define RTL_R8(reg)             readb (ioaddr + (reg))
  90 #define RTL_R16(reg)            readw (ioaddr + (reg))
  91 #define RTL_R32(reg)            readl (ioaddr + (reg))
  92
  93 enum mac_version {
  94         RTL_GIGA_MAC_NONE   = 0x00,
  95         RTL_GIGA_MAC_VER_01 = 0x01, // 8169
  96         RTL_GIGA_MAC_VER_02 = 0x02, // 8169S
  97         RTL_GIGA_MAC_VER_03 = 0x03, // 8110S
  98         RTL_GIGA_MAC_VER_04 = 0x04, // 8169SB
  99         RTL_GIGA_MAC_VER_05 = 0x05, // 8110SCd
 100         RTL_GIGA_MAC_VER_06 = 0x06, // 8110SCe
 101         RTL_GIGA_MAC_VER_07 = 0x07, // 8102e
 102         RTL_GIGA_MAC_VER_08 = 0x08, // 8102e
 103         RTL_GIGA_MAC_VER_09 = 0x09, // 8102e
 104         RTL_GIGA_MAC_VER_10 = 0x0a, // 8101e
 105         RTL_GIGA_MAC_VER_11 = 0x0b, // 8168Bb
 106         RTL_GIGA_MAC_VER_12 = 0x0c, // 8168Be
 107         RTL_GIGA_MAC_VER_13 = 0x0d, // 8101Eb
 108         RTL_GIGA_MAC_VER_14 = 0x0e, // 8101 ?
 109         RTL_GIGA_MAC_VER_15 = 0x0f, // 8101 ?
 110         RTL_GIGA_MAC_VER_16 = 0x11, // 8101Ec
 111         RTL_GIGA_MAC_VER_17 = 0x10, // 8168Bf
 112         RTL_GIGA_MAC_VER_18 = 0x12, // 8168CP
 113         RTL_GIGA_MAC_VER_19 = 0x13, // 8168C
 114         RTL_GIGA_MAC_VER_20 = 0x14, // 8168C
 115         RTL_GIGA_MAC_VER_21 = 0x15, // 8168C
 116         RTL_GIGA_MAC_VER_22 = 0x16, // 8168C
 117         RTL_GIGA_MAC_VER_23 = 0x17, // 8168CP
 118         RTL_GIGA_MAC_VER_24 = 0x18, // 8168CP
 119         RTL_GIGA_MAC_VER_25 = 0x19, // 8168D
 120         RTL_GIGA_MAC_VER_26 = 0x1a, // 8168D
 121         RTL_GIGA_MAC_VER_27 = 0x1b  // 8168DP
 122 };
 123
 124 #define _R(NAME,MAC,MASK) \
 125         { .name = NAME, .mac_version = MAC, .RxConfigMask = MASK }
 126
 127 static const struct {
 128         const char *name;
 129         u8 mac_version;
 130         u32 RxConfigMask;       /* Clears the bits supported by this chip */
 131 } rtl_chip_info[] = {
 132         _R("RTL8169",           RTL_GIGA_MAC_VER_01, 0xff7e1880), // 8169
 133         _R("RTL8169s",          RTL_GIGA_MAC_VER_02, 0xff7e1880), // 8169S
 134         _R("RTL8110s",          RTL_GIGA_MAC_VER_03, 0xff7e1880), // 8110S
 135         _R("RTL8169sb/8110sb",  RTL_GIGA_MAC_VER_04, 0xff7e1880), // 8169SB
 136         _R("RTL8169sc/8110sc",  RTL_GIGA_MAC_VER_05, 0xff7e1880), // 8110SCd
 137         _R("RTL8169sc/8110sc",  RTL_GIGA_MAC_VER_06, 0xff7e1880), // 8110SCe
 138         _R("RTL8102e",          RTL_GIGA_MAC_VER_07, 0xff7e1880), // PCI-E
 139         _R("RTL8102e",          RTL_GIGA_MAC_VER_08, 0xff7e1880), // PCI-E
 140         _R("RTL8102e",          RTL_GIGA_MAC_VER_09, 0xff7e1880), // PCI-E
 141         _R("RTL8101e",          RTL_GIGA_MAC_VER_10, 0xff7e1880), // PCI-E
 142         _R("RTL8168b/8111b",    RTL_GIGA_MAC_VER_11, 0xff7e1880), // PCI-E
 143         _R("RTL8168b/8111b",    RTL_GIGA_MAC_VER_12, 0xff7e1880), // PCI-E
 144         _R("RTL8101e",          RTL_GIGA_MAC_VER_13, 0xff7e1880), // PCI-E 8139
 145         _R("RTL8100e",          RTL_GIGA_MAC_VER_14, 0xff7e1880), // PCI-E 8139
 146         _R("RTL8100e",          RTL_GIGA_MAC_VER_15, 0xff7e1880), // PCI-E 8139
 147         _R("RTL8168b/8111b",    RTL_GIGA_MAC_VER_17, 0xff7e1880), // PCI-E
 148         _R("RTL8101e",          RTL_GIGA_MAC_VER_16, 0xff7e1880), // PCI-E
 149         _R("RTL8168cp/8111cp",  RTL_GIGA_MAC_VER_18, 0xff7e1880), // PCI-E
 150         _R("RTL8168c/8111c",    RTL_GIGA_MAC_VER_19, 0xff7e1880), // PCI-E
 151         _R("RTL8168c/8111c",    RTL_GIGA_MAC_VER_20, 0xff7e1880), // PCI-E
 152         _R("RTL8168c/8111c",    RTL_GIGA_MAC_VER_21, 0xff7e1880), // PCI-E
 153         _R("RTL8168c/8111c",    RTL_GIGA_MAC_VER_22, 0xff7e1880), // PCI-E
 154         _R("RTL8168cp/8111cp",  RTL_GIGA_MAC_VER_23, 0xff7e1880), // PCI-E
 155         _R("RTL8168cp/8111cp",  RTL_GIGA_MAC_VER_24, 0xff7e1880), // PCI-E
 156         _R("RTL8168d/8111d",    RTL_GIGA_MAC_VER_25, 0xff7e1880), // PCI-E
 157         _R("RTL8168d/8111d",    RTL_GIGA_MAC_VER_26, 0xff7e1880), // PCI-E
 158         _R("RTL8168dp/8111dp",  RTL_GIGA_MAC_VER_27, 0xff7e1880)  // PCI-E
 159 };
 160 #undef _R
 161
 162 enum cfg_version {
 163         RTL_CFG_0 = 0x00,
 164         RTL_CFG_1,
 165         RTL_CFG_2
 166 };
 167
 168 static void rtl_hw_start_8169(struct net_device *);
 169 static void rtl_hw_start_8168(struct net_device *);
 170 static void rtl_hw_start_8101(struct net_device *);
 171
 172 static DEFINE_PCI_DEVICE_TABLE(rtl8169_pci_tbl) = {
 173         { PCI_DEVICE(PCI_VENDOR_ID_REALTEK,     0x8129), 0, 0, RTL_CFG_0 },
 174         { PCI_DEVICE(PCI_VENDOR_ID_REALTEK,     0x8136), 0, 0, RTL_CFG_2 },
 175         { PCI_DEVICE(PCI_VENDOR_ID_REALTEK,     0x8167), 0, 0, RTL_CFG_0 },
 176         { PCI_DEVICE(PCI_VENDOR_ID_REALTEK,     0x8168), 0, 0, RTL_CFG_1 },
 177         { PCI_DEVICE(PCI_VENDOR_ID_REALTEK,     0x8169), 0, 0, RTL_CFG_0 },
 178         { PCI_DEVICE(PCI_VENDOR_ID_DLINK,       0x4300), 0, 0, RTL_CFG_0 },
 179         { PCI_DEVICE(PCI_VENDOR_ID_AT,          0xc107), 0, 0, RTL_CFG_0 },
 180         { PCI_DEVICE(0x16ec,                    0x0116), 0, 0, RTL_CFG_0 },
 181         { PCI_VENDOR_ID_LINKSYS,                0x1032,
 182                 PCI_ANY_ID, 0x0024, 0, 0, RTL_CFG_0 },
 183         { 0x0001,                               0x8168,
 184                 PCI_ANY_ID, 0x2410, 0, 0, RTL_CFG_2 },
 185         {0,},
 186 };
 187
 188 MODULE_DEVICE_TABLE(pci, rtl8169_pci_tbl);
 189
 190 /*
 191  * we set our copybreak very high so that we don't have
 192  * to allocate 16k frames all the time (see note in
 193  * rtl8169_open()
 194  */
 195 static int rx_copybreak = 16383;
 196 static int use_dac;
 197 static struct {
 198         u32 msg_enable;
 199 } debug = { -1 };
 200
 201 enum rtl_registers {
 202         MAC0            = 0,    /* Ethernet hardware address. */
 203         MAC4            = 4,
 204         MAR0            = 8,    /* Multicast filter. */
 205         CounterAddrLow          = 0x10,
 206         CounterAddrHigh         = 0x14,
 207         TxDescStartAddrLow      = 0x20,
 208         TxDescStartAddrHigh     = 0x24,
 209         TxHDescStartAddrLow     = 0x28,
 210         TxHDescStartAddrHigh    = 0x2c,
 211         FLASH           = 0x30,
 212         ERSR            = 0x36,
 213         ChipCmd         = 0x37,
 214         TxPoll          = 0x38,
 215         IntrMask        = 0x3c,
 216         IntrStatus      = 0x3e,
 217         TxConfig        = 0x40,
 218         RxConfig        = 0x44,
 219         RxMissed        = 0x4c,
 220         Cfg9346         = 0x50,
 221         Config0         = 0x51,
 222         Config1         = 0x52,
 223         Config2         = 0x53,
 224         Config3         = 0x54,
 225         Config4         = 0x55,
 226         Config5         = 0x56,
 227         MultiIntr       = 0x5c,
 228         PHYAR           = 0x60,
 229         PHYstatus       = 0x6c,
 230         RxMaxSize       = 0xda,
 231         CPlusCmd        = 0xe0,
 232         IntrMitigate    = 0xe2,
 233         RxDescAddrLow   = 0xe4,
 234         RxDescAddrHigh  = 0xe8,
 235         EarlyTxThres    = 0xec,
 236         FuncEvent       = 0xf0,
 237         FuncEventMask   = 0xf4,
 238         FuncPresetState = 0xf8,
 239         FuncForceEvent  = 0xfc,
 240 };
 241
 242 enum rtl8110_registers {
 243         TBICSR                  = 0x64,
 244         TBI_ANAR                = 0x68,
 245         TBI_LPAR                = 0x6a,
 246 };
 247
 248 enum rtl8168_8101_registers {
 249         CSIDR                   = 0x64,
 250         CSIAR                   = 0x68,
 251 #define CSIAR_FLAG                      0x80000000
 252 #define CSIAR_WRITE_CMD                 0x80000000
 253 #define CSIAR_BYTE_ENABLE               0x0f
 254 #define CSIAR_BYTE_ENABLE_SHIFT         12
 255 #define CSIAR_ADDR_MASK                 0x0fff
 256
 257         EPHYAR                  = 0x80,
 258 #define EPHYAR_FLAG                     0x80000000
 259 #define EPHYAR_WRITE_CMD                0x80000000
 260 #define EPHYAR_REG_MASK                 0x1f
 261 #define EPHYAR_REG_SHIFT                16
 262 #define EPHYAR_DATA_MASK                0xffff
 263         DBG_REG                 = 0xd1,
 264 #define FIX_NAK_1                       (1 << 4)
 265 #define FIX_NAK_2                       (1 << 3)
 266         EFUSEAR                 = 0xdc,
 267 #define EFUSEAR_FLAG                    0x80000000
 268 #define EFUSEAR_WRITE_CMD               0x80000000
 269 #define EFUSEAR_READ_CMD                0x00000000
 270 #define EFUSEAR_REG_MASK                0x03ff
 271 #define EFUSEAR_REG_SHIFT               8
 272 #define EFUSEAR_DATA_MASK               0xff
 273 };
 274
 275 enum rtl_register_content {
 276         /* InterruptStatusBits */
 277         SYSErr          = 0x8000,
 278         PCSTimeout      = 0x4000,
 279         SWInt           = 0x0100,
 280         TxDescUnavail   = 0x0080,
 281         RxFIFOOver      = 0x0040,
 282         LinkChg         = 0x0020,
 283         RxOverflow      = 0x0010,
 284         TxErr           = 0x0008,
 285         TxOK            = 0x0004,
 286         RxErr           = 0x0002,
 287         RxOK            = 0x0001,
 288
 289         /* RxStatusDesc */
 290         RxFOVF  = (1 << 23),
 291         RxRWT   = (1 << 22),
 292         RxRES   = (1 << 21),
 293         RxRUNT  = (1 << 20),
 294         RxCRC   = (1 << 19),
 295
 296         /* ChipCmdBits */
 297         CmdReset        = 0x10,
 298         CmdRxEnb        = 0x08,
 299         CmdTxEnb        = 0x04,
 300         RxBufEmpty      = 0x01,
 301
 302         /* TXPoll register p.5 */
 303         HPQ             = 0x80,         /* Poll cmd on the high prio queue */
 304         NPQ             = 0x40,         /* Poll cmd on the low prio queue */
 305         FSWInt          = 0x01,         /* Forced software interrupt */
 306
 307         /* Cfg9346Bits */
 308         Cfg9346_Lock    = 0x00,
 309         Cfg9346_Unlock  = 0xc0,
 310
 311         /* rx_mode_bits */
 312         AcceptErr       = 0x20,
 313         AcceptRunt      = 0x10,
 314         AcceptBroadcast = 0x08,
 315         AcceptMulticast = 0x04,
 316         AcceptMyPhys    = 0x02,
 317         AcceptAllPhys   = 0x01,
 318
 319         /* RxConfigBits */
 320         RxCfgFIFOShift  = 13,
 321         RxCfgDMAShift   =  8,
 322
 323         /* TxConfigBits */
 324         TxInterFrameGapShift = 24,
 325         TxDMAShift = 8, /* DMA burst value (0-7) is shift this many bits */
 326
 327         /* Config1 register p.24 */
 328         LEDS1           = (1 << 7),
 329         LEDS0           = (1 << 6),
 330         MSIEnable       = (1 << 5),     /* Enable Message Signaled Interrupt */
 331         Speed_down      = (1 << 4),
 332         MEMMAP          = (1 << 3),
 333         IOMAP           = (1 << 2),
 334         VPD             = (1 << 1),
 335         PMEnable        = (1 << 0),     /* Power Management Enable */
 336
 337         /* Config2 register p. 25 */
 338         PCI_Clock_66MHz = 0x01,
 339         PCI_Clock_33MHz = 0x00,
 340
 341         /* Config3 register p.25 */
 342         MagicPacket     = (1 << 5),     /* Wake up when receives a Magic Packet */
 343         LinkUp          = (1 << 4),     /* Wake up when the cable connection is re-established */
 344         Beacon_en       = (1 << 0),     /* 8168 only. Reserved in the 8168b */
 345
 346         /* Config5 register p.27 */
 347         BWF             = (1 << 6),     /* Accept Broadcast wakeup frame */
 348         MWF             = (1 << 5),     /* Accept Multicast wakeup frame */
 349         UWF             = (1 << 4),     /* Accept Unicast wakeup frame */
 350         LanWake         = (1 << 1),     /* LanWake enable/disable */
 351         PMEStatus       = (1 << 0),     /* PME status can be reset by PCI RST# */
 352
 353         /* TBICSR p.28 */
 354         TBIReset        = 0x80000000,
 355         TBILoopback     = 0x40000000,
 356         TBINwEnable     = 0x20000000,
 357         TBINwRestart    = 0x10000000,
 358         TBILinkOk       = 0x02000000,
 359         TBINwComplete   = 0x01000000,
 360
 361         /* CPlusCmd p.31 */
 362         EnableBist      = (1 << 15),    // 8168 8101
 363         Mac_dbgo_oe     = (1 << 14),    // 8168 8101
 364         Normal_mode     = (1 << 13),    // unused
 365         Force_half_dup  = (1 << 12),    // 8168 8101
 366         Force_rxflow_en = (1 << 11),    // 8168 8101
 367         Force_txflow_en = (1 << 10),    // 8168 8101
 368         Cxpl_dbg_sel    = (1 << 9),     // 8168 8101
 369         ASF             = (1 << 8),     // 8168 8101
 370         PktCntrDisable  = (1 << 7),     // 8168 8101
 371         Mac_dbgo_sel    = 0x001c,       // 8168
 372         RxVlan          = (1 << 6),
 373         RxChkSum        = (1 << 5),
 374         PCIDAC          = (1 << 4),
 375         PCIMulRW        = (1 << 3),
 376         INTT_0          = 0x0000,       // 8168
 377         INTT_1          = 0x0001,       // 8168
 378         INTT_2          = 0x0002,       // 8168
 379         INTT_3          = 0x0003,       // 8168
 380
 381         /* rtl8169_PHYstatus */
 382         TBI_Enable      = 0x80,
 383         TxFlowCtrl      = 0x40,
 384         RxFlowCtrl      = 0x20,
 385         _1000bpsF       = 0x10,
 386         _100bps         = 0x08,
 387         _10bps          = 0x04,
 388         LinkStatus      = 0x02,
 389         FullDup         = 0x01,
 390
 391         /* _TBICSRBit */
 392         TBILinkOK       = 0x02000000,
 393
 394         /* DumpCounterCommand */
 395         CounterDump     = 0x8,
 396 };
 397
 398 enum desc_status_bit {
 399         DescOwn         = (1 << 31), /* Descriptor is owned by NIC */
 400         RingEnd         = (1 << 30), /* End of descriptor ring */
 401         FirstFrag       = (1 << 29), /* First segment of a packet */
 402         LastFrag        = (1 << 28), /* Final segment of a packet */
 403
 404         /* Tx private */
 405         LargeSend       = (1 << 27), /* TCP Large Send Offload (TSO) */
 406         MSSShift        = 16,        /* MSS value position */
 407         MSSMask         = 0xfff,     /* MSS value + LargeSend bit: 12 bits */
 408         IPCS            = (1 << 18), /* Calculate IP checksum */
 409         UDPCS           = (1 << 17), /* Calculate UDP/IP checksum */
 410         TCPCS           = (1 << 16), /* Calculate TCP/IP checksum */
 411         TxVlanTag       = (1 << 17), /* Add VLAN tag */
 412
 413         /* Rx private */
 414         PID1            = (1 << 18), /* Protocol ID bit 1/2 */
 415         PID0            = (1 << 17), /* Protocol ID bit 2/2 */
 416
 417 #define RxProtoUDP      (PID1)
 418 #define RxProtoTCP      (PID0)
 419 #define RxProtoIP       (PID1 | PID0)
 420 #define RxProtoMask     RxProtoIP
 421
 422         IPFail          = (1 << 16), /* IP checksum failed */
 423         UDPFail         = (1 << 15), /* UDP/IP checksum failed */
 424         TCPFail         = (1 << 14), /* TCP/IP checksum failed */
 425         RxVlanTag       = (1 << 16), /* VLAN tag available */
 426 };
 427
 428 #define RsvdMask        0x3fffc000
 429
 430 struct TxDesc {
 431         __le32 opts1;
 432         __le32 opts2;
 433         __le64 addr;
 434 };
 435
 436 struct RxDesc {
 437         __le32 opts1;
 438         __le32 opts2;
 439         __le64 addr;
 440 };
 441
 442 struct ring_info {
 443         struct sk_buff  *skb;
 444         u32             len;
 445         u8              __pad[sizeof(void *) - sizeof(u32)];
 446 };
 447
 448 enum features {
 449         RTL_FEATURE_WOL         = (1 << 0),
 450         RTL_FEATURE_MSI         = (1 << 1),
 451         RTL_FEATURE_GMII        = (1 << 2),
 452 };
 453
 454 struct rtl8169_counters {
 455         __le64  tx_packets;
 456         __le64  rx_packets;
 457         __le64  tx_errors;
 458         __le32  rx_errors;
 459         __le16  rx_missed;
 460         __le16  align_errors;
 461         __le32  tx_one_collision;
 462         __le32  tx_multi_collision;
 463         __le64  rx_unicast;
 464         __le64  rx_broadcast;
 465         __le32  rx_multicast;
 466         __le16  tx_aborted;
 467         __le16  tx_underun;
 468 };
 469
 470 struct rtl8169_private {
 471         void __iomem *mmio_addr;        /* memory map physical address */
 472         struct pci_dev *pci_dev;        /* Index of PCI device */
 473         struct net_device *dev;
 474         struct napi_struct napi;
 475         spinlock_t lock;                /* spin lock flag */
 476         u32 msg_enable;
 477         int chipset;
 478         int mac_version;
 479         u32 cur_rx; /* Index into the Rx descriptor buffer of next Rx pkt. */
 480         u32 cur_tx; /* Index into the Tx descriptor buffer of next Rx pkt. */
 481         u32 dirty_rx;
 482         u32 dirty_tx;
 483         struct TxDesc *TxDescArray;     /* 256-aligned Tx descriptor ring */
 484         struct RxDesc *RxDescArray;     /* 256-aligned Rx descriptor ring */
 485         dma_addr_t TxPhyAddr;
 486         dma_addr_t RxPhyAddr;
 487         struct sk_buff *Rx_skbuff[NUM_RX_DESC]; /* Rx data buffers */
 488         struct ring_info tx_skb[NUM_TX_DESC];   /* Tx data buffers */
 489         unsigned align;
 490         unsigned rx_buf_sz;
 491         struct timer_list timer;
 492         u16 cp_cmd;
 493         u16 intr_event;
 494         u16 napi_event;
 495         u16 intr_mask;
 496         int phy_1000_ctrl_reg;
 497 #ifdef CONFIG_R8169_VLAN
 498         struct vlan_group *vlgrp;
 499 #endif
 500         int (*set_speed)(struct net_device *, u8 autoneg, u16 speed, u8 duplex);
 501         int (*get_settings)(struct net_device *, struct ethtool_cmd *);
 502         void (*phy_reset_enable)(void __iomem *);
 503         void (*hw_start)(struct net_device *);
 504         unsigned int (*phy_reset_pending)(void __iomem *);
 505         unsigned int (*link_ok)(void __iomem *);
 506         int (*do_ioctl)(struct rtl8169_private *tp, struct mii_ioctl_data *data, int cmd);
 507         int pcie_cap;
 508         struct delayed_work task;
 509         unsigned features;
 510
 511         struct mii_if_info mii;
 512         struct rtl8169_counters counters;
 513         u32 saved_wolopts;
 514 };
 515
 516 MODULE_AUTHOR("Realtek and the Linux r8169 crew <netdev@vger.kernel.org>");
 517 MODULE_DESCRIPTION("RealTek RTL-8169 Gigabit Ethernet driver");
 518 module_param(rx_copybreak, int, 0);
 519 MODULE_PARM_DESC(rx_copybreak, "Copy breakpoint for copy-only-tiny-frames");
 520 module_param(use_dac, int, 0);
 521 MODULE_PARM_DESC(use_dac, "Enable PCI DAC. Unsafe on 32 bit PCI slot.");
 522 module_param_named(debug, debug.msg_enable, int, 0);
 523 MODULE_PARM_DESC(debug, "Debug verbosity level (0=none, ..., 16=all)");
 524 MODULE_LICENSE("GPL");
 525 MODULE_VERSION(RTL8169_VERSION);
 526
 527 static int rtl8169_open(struct net_device *dev);
 528 static netdev_tx_t rtl8169_start_xmit(struct sk_buff *skb,
 529                                       struct net_device *dev);
 530 static irqreturn_t rtl8169_interrupt(int irq, void *dev_instance);
 531 static int rtl8169_init_ring(struct net_device *dev);
 532 static void rtl_hw_start(struct net_device *dev);
 533 static int rtl8169_close(struct net_device *dev);
 534 static void rtl_set_rx_mode(struct net_device *dev);
 535 static void rtl8169_tx_timeout(struct net_device *dev);
 536 static struct net_device_stats *rtl8169_get_stats(struct net_device *dev);
 537 static int rtl8169_rx_interrupt(struct net_device *, struct rtl8169_private *,
 538                                 void __iomem *, u32 budget);
 539 static int rtl8169_change_mtu(struct net_device *dev, int new_mtu);
 540 static void rtl8169_down(struct net_device *dev);
 541 static void rtl8169_rx_clear(struct rtl8169_private *tp);
 542 static int rtl8169_poll(struct napi_struct *napi, int budget);
 543
 544 static const unsigned int rtl8169_rx_config =
 545         (RX_FIFO_THRESH << RxCfgFIFOShift) | (RX_DMA_BURST << RxCfgDMAShift);
 546
 547 static void mdio_write(void __iomem *ioaddr, int reg_addr, int value)
 548 {
 549         int i;
 550
 551         RTL_W32(PHYAR, 0x80000000 | (reg_addr & 0x1f) << 16 | (value & 0xffff));
 552
 553         for (i = 20; i > 0; i--) {
 554                 /*
 555                  * Check if the RTL8169 has completed writing to the specified
 556                  * MII register.
 557                  */
 558                 if (!(RTL_R32(PHYAR) & 0x80000000))
 559                         break;
 560                 udelay(25);
 561         }
 562         /*
 563          * According to hardware specs a 20us delay is required after write
 564          * complete indication, but before sending next command.
 565          */
 566         udelay(20);
 567 }
 568
 569 static int mdio_read(void __iomem *ioaddr, int reg_addr)
 570 {
 571         int i, value = -1;
 572
 573         RTL_W32(PHYAR, 0x0 | (reg_addr & 0x1f) << 16);
 574
 575         for (i = 20; i > 0; i--) {
 576                 /*
 577                  * Check if the RTL8169 has completed retrieving data from
 578                  * the specified MII register.
 579                  */
 580                 if (RTL_R32(PHYAR) & 0x80000000) {
 581                         value = RTL_R32(PHYAR) & 0xffff;
 582                         break;
 583                 }
 584                 udelay(25);
 585         }
 586         /*
 587          * According to hardware specs a 20us delay is required after read
 588          * complete indication, but before sending next command.
 589          */
 590         udelay(20);
 591
 592         return value;
 593 }
 594
 595 static void mdio_patch(void __iomem *ioaddr, int reg_addr, int value)
 596 {
 597         mdio_write(ioaddr, reg_addr, mdio_read(ioaddr, reg_addr) | value);
 598 }
 599
 600 static void mdio_plus_minus(void __iomem *ioaddr, int reg_addr, int p, int m)
 601 {
 602         int val;
 603
 604         val = mdio_read(ioaddr, reg_addr);
 605         mdio_write(ioaddr, reg_addr, (val | p) & ~m);
 606 }
 607
 608 static void rtl_mdio_write(struct net_device *dev, int phy_id, int location,
 609                            int val)
 610 {
 611         struct rtl8169_private *tp = netdev_priv(dev);
 612         void __iomem *ioaddr = tp->mmio_addr;
 613
 614         mdio_write(ioaddr, location, val);
 615 }
 616
 617 static int rtl_mdio_read(struct net_device *dev, int phy_id, int location)
 618 {
 619         struct rtl8169_private *tp = netdev_priv(dev);
 620         void __iomem *ioaddr = tp->mmio_addr;
 621
 622         return mdio_read(ioaddr, location);
 623 }
 624
 625 static void rtl_ephy_write(void __iomem *ioaddr, int reg_addr, int value)
 626 {
 627         unsigned int i;
 628
 629         RTL_W32(EPHYAR, EPHYAR_WRITE_CMD | (value & EPHYAR_DATA_MASK) |
 630                 (reg_addr & EPHYAR_REG_MASK) << EPHYAR_REG_SHIFT);
 631
 632         for (i = 0; i < 100; i++) {
 633                 if (!(RTL_R32(EPHYAR) & EPHYAR_FLAG))
 634                         break;
 635                 udelay(10);
 636         }
 637 }
 638
 639 static u16 rtl_ephy_read(void __iomem *ioaddr, int reg_addr)
 640 {
 641         u16 value = 0xffff;
 642         unsigned int i;
 643
 644         RTL_W32(EPHYAR, (reg_addr & EPHYAR_REG_MASK) << EPHYAR_REG_SHIFT);
 645
 646         for (i = 0; i < 100; i++) {
 647                 if (RTL_R32(EPHYAR) & EPHYAR_FLAG) {
 648                         value = RTL_R32(EPHYAR) & EPHYAR_DATA_MASK;
 649                         break;
 650                 }
 651                 udelay(10);
 652         }
 653
 654         return value;
 655 }
 656
 657 static void rtl_csi_write(void __iomem *ioaddr, int addr, int value)
 658 {
 659         unsigned int i;
 660
 661         RTL_W32(CSIDR, value);
 662         RTL_W32(CSIAR, CSIAR_WRITE_CMD | (addr & CSIAR_ADDR_MASK) |
 663                 CSIAR_BYTE_ENABLE << CSIAR_BYTE_ENABLE_SHIFT);
 664
 665         for (i = 0; i < 100; i++) {
 666                 if (!(RTL_R32(CSIAR) & CSIAR_FLAG))
 667                         break;
 668                 udelay(10);
 669         }
 670 }
 671
 672 static u32 rtl_csi_read(void __iomem *ioaddr, int addr)
 673 {
 674         u32 value = ~0x00;
 675         unsigned int i;
 676
 677         RTL_W32(CSIAR, (addr & CSIAR_ADDR_MASK) |
 678                 CSIAR_BYTE_ENABLE << CSIAR_BYTE_ENABLE_SHIFT);
 679
 680         for (i = 0; i < 100; i++) {
 681                 if (RTL_R32(CSIAR) & CSIAR_FLAG) {
 682                         value = RTL_R32(CSIDR);
 683                         break;
 684                 }
 685                 udelay(10);
 686         }
 687
 688         return value;
 689 }
 690
 691 static u8 rtl8168d_efuse_read(void __iomem *ioaddr, int reg_addr)
 692 {
 693         u8 value = 0xff;
 694         unsigned int i;
 695
 696         RTL_W32(EFUSEAR, (reg_addr & EFUSEAR_REG_MASK) << EFUSEAR_REG_SHIFT);
 697
 698         for (i = 0; i < 300; i++) {
 699                 if (RTL_R32(EFUSEAR) & EFUSEAR_FLAG) {
 700                         value = RTL_R32(EFUSEAR) & EFUSEAR_DATA_MASK;
 701                         break;
 702                 }
 703                 udelay(100);
 704         }
 705
 706         return value;
 707 }
 708
 709 static void rtl8169_irq_mask_and_ack(void __iomem *ioaddr)
 710 {
 711         RTL_W16(IntrMask, 0x0000);
 712
 713         RTL_W16(IntrStatus, 0xffff);
 714 }
 715
 716 static void rtl8169_asic_down(void __iomem *ioaddr)
 717 {
 718         RTL_W8(ChipCmd, 0x00);
 719         rtl8169_irq_mask_and_ack(ioaddr);
 720         RTL_R16(CPlusCmd);
 721 }
 722
 723 static unsigned int rtl8169_tbi_reset_pending(void __iomem *ioaddr)
 724 {
 725         return RTL_R32(TBICSR) & TBIReset;
 726 }
 727
 728 static unsigned int rtl8169_xmii_reset_pending(void __iomem *ioaddr)
 729 {
 730         return mdio_read(ioaddr, MII_BMCR) & BMCR_RESET;
 731 }
 732
 733 static unsigned int rtl8169_tbi_link_ok(void __iomem *ioaddr)
 734 {
 735         return RTL_R32(TBICSR) & TBILinkOk;
 736 }
 737
 738 static unsigned int rtl8169_xmii_link_ok(void __iomem *ioaddr)
 739 {
 740         return RTL_R8(PHYstatus) & LinkStatus;
 741 }
 742
 743 static void rtl8169_tbi_reset_enable(void __iomem *ioaddr)
 744 {
 745         RTL_W32(TBICSR, RTL_R32(TBICSR) | TBIReset);
 746 }
 747
 748 static void rtl8169_xmii_reset_enable(void __iomem *ioaddr)
 749 {
 750         unsigned int val;
 751
 752         val = mdio_read(ioaddr, MII_BMCR) | BMCR_RESET;
 753         mdio_write(ioaddr, MII_BMCR, val & 0xffff);
 754 }
 755
 756 static void rtl8169_check_link_status(struct net_device *dev,
 757                                       struct rtl8169_private *tp,
 758                                       void __iomem *ioaddr)
 759 {
 760         unsigned long flags;
 761
 762         spin_lock_irqsave(&tp->lock, flags);
 763         if (tp->link_ok(ioaddr)) {
 764                 /* This is to cancel a scheduled suspend if there's one. */
 765                 pm_request_resume(&tp->pci_dev->dev);
 766                 netif_carrier_on(dev);
 767                 netif_info(tp, ifup, dev, "link up\n");
 768         } else {
 769                 netif_carrier_off(dev);
 770                 netif_info(tp, ifdown, dev, "link down\n");
 771                 pm_schedule_suspend(&tp->pci_dev->dev, 100);
 772         }
 773         spin_unlock_irqrestore(&tp->lock, flags);
 774 }
 775
 776 #define WAKE_ANY (WAKE_PHY | WAKE_MAGIC | WAKE_UCAST | WAKE_BCAST | WAKE_MCAST)
 777
 778 static u32 __rtl8169_get_wol(struct rtl8169_private *tp)
 779 {
 780         void __iomem *ioaddr = tp->mmio_addr;
 781         u8 options;
 782         u32 wolopts = 0;
 783
 784         options = RTL_R8(Config1);
 785         if (!(options & PMEnable))
 786                 return 0;
 787
 788         options = RTL_R8(Config3);
 789         if (options & LinkUp)
 790                 wolopts |= WAKE_PHY;
 791         if (options & MagicPacket)
 792                 wolopts |= WAKE_MAGIC;
 793
 794         options = RTL_R8(Config5);
 795         if (options & UWF)
 796                 wolopts |= WAKE_UCAST;
 797         if (options & BWF)
 798                 wolopts |= WAKE_BCAST;
 799         if (options & MWF)
 800                 wolopts |= WAKE_MCAST;
 801
 802         return wolopts;
 803 }
 804
 805 static void rtl8169_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
 806 {
 807         struct rtl8169_private *tp = netdev_priv(dev);
 808
 809         spin_lock_irq(&tp->lock);
 810
 811         wol->supported = WAKE_ANY;
 812         wol->wolopts = __rtl8169_get_wol(tp);
 813
 814         spin_unlock_irq(&tp->lock);
 815 }
 816
 817 static void __rtl8169_set_wol(struct rtl8169_private *tp, u32 wolopts)
 818 {
 819         void __iomem *ioaddr = tp->mmio_addr;
 820         unsigned int i;
 821         static const struct {
 822                 u32 opt;
 823                 u16 reg;
 824                 u8  mask;
 825         } cfg[] = {
 826                 { WAKE_ANY,   Config1, PMEnable },
 827                 { WAKE_PHY,   Config3, LinkUp },
 828                 { WAKE_MAGIC, Config3, MagicPacket },
 829                 { WAKE_UCAST, Config5, UWF },
 830                 { WAKE_BCAST, Config5, BWF },
 831                 { WAKE_MCAST, Config5, MWF },
 832                 { WAKE_ANY,   Config5, LanWake }
 833         };
 834
 835         RTL_W8(Cfg9346, Cfg9346_Unlock);
 836
 837         for (i = 0; i < ARRAY_SIZE(cfg); i++) {
 838                 u8 options = RTL_R8(cfg[i].reg) & ~cfg[i].mask;
 839                 if (wolopts & cfg[i].opt)
 840                         options |= cfg[i].mask;
 841                 RTL_W8(cfg[i].reg, options);
 842         }
 843
 844         RTL_W8(Cfg9346, Cfg9346_Lock);
 845 }
 846
 847 static int rtl8169_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
 848 {
 849         struct rtl8169_private *tp = netdev_priv(dev);
 850
 851         spin_lock_irq(&tp->lock);
 852
 853         if (wol->wolopts)
 854                 tp->features |= RTL_FEATURE_WOL;
 855         else
 856                 tp->features &= ~RTL_FEATURE_WOL;
 857         __rtl8169_set_wol(tp, wol->wolopts);
 858         device_set_wakeup_enable(&tp->pci_dev->dev, wol->wolopts);
 859
 860         spin_unlock_irq(&tp->lock);
 861
 862         return 0;
 863 }
 864
 865 static void rtl8169_get_drvinfo(struct net_device *dev,
 866                                 struct ethtool_drvinfo *info)
 867 {
 868         struct rtl8169_private *tp = netdev_priv(dev);
 869
 870         strcpy(info->driver, MODULENAME);
 871         strcpy(info->version, RTL8169_VERSION);
 872         strcpy(info->bus_info, pci_name(tp->pci_dev));
 873 }
 874
 875 static int rtl8169_get_regs_len(struct net_device *dev)
 876 {
 877         return R8169_REGS_SIZE;
 878 }
 879
 880 static int rtl8169_set_speed_tbi(struct net_device *dev,
 881                                  u8 autoneg, u16 speed, u8 duplex)
 882 {
 883         struct rtl8169_private *tp = netdev_priv(dev);
 884         void __iomem *ioaddr = tp->mmio_addr;
 885         int ret = 0;
 886         u32 reg;
 887
 888         reg = RTL_R32(TBICSR);
 889         if ((autoneg == AUTONEG_DISABLE) && (speed == SPEED_1000) &&
 890             (duplex == DUPLEX_FULL)) {
 891                 RTL_W32(TBICSR, reg & ~(TBINwEnable | TBINwRestart));
 892         } else if (autoneg == AUTONEG_ENABLE)
 893                 RTL_W32(TBICSR, reg | TBINwEnable | TBINwRestart);
 894         else {
 895                 netif_warn(tp, link, dev,
 896                            "incorrect speed setting refused in TBI mode\n");
 897                 ret = -EOPNOTSUPP;
 898         }
 899
 900         return ret;
 901 }
 902
 903 static int rtl8169_set_speed_xmii(struct net_device *dev,
 904                                   u8 autoneg, u16 speed, u8 duplex)
 905 {
 906         struct rtl8169_private *tp = netdev_priv(dev);
 907         void __iomem *ioaddr = tp->mmio_addr;
 908         int giga_ctrl, bmcr;
 909
 910         if (autoneg == AUTONEG_ENABLE) {
 911                 int auto_nego;
 912
 913                 auto_nego = mdio_read(ioaddr, MII_ADVERTISE);
 914                 auto_nego |= (ADVERTISE_10HALF | ADVERTISE_10FULL |
 915                               ADVERTISE_100HALF | ADVERTISE_100FULL);
 916                 auto_nego |= ADVERTISE_PAUSE_CAP | ADVERTISE_PAUSE_ASYM;
 917
 918                 giga_ctrl = mdio_read(ioaddr, MII_CTRL1000);
 919                 giga_ctrl &= ~(ADVERTISE_1000FULL | ADVERTISE_1000HALF);
 920
 921                 /* The 8100e/8101e/8102e do Fast Ethernet only. */
 922                 if ((tp->mac_version != RTL_GIGA_MAC_VER_07) &&
 923                     (tp->mac_version != RTL_GIGA_MAC_VER_08) &&
 924                     (tp->mac_version != RTL_GIGA_MAC_VER_09) &&
 925                     (tp->mac_version != RTL_GIGA_MAC_VER_10) &&
 926                     (tp->mac_version != RTL_GIGA_MAC_VER_13) &&
 927                     (tp->mac_version != RTL_GIGA_MAC_VER_14) &&
 928                     (tp->mac_version != RTL_GIGA_MAC_VER_15) &&
 929                     (tp->mac_version != RTL_GIGA_MAC_VER_16)) {
 930                         giga_ctrl |= ADVERTISE_1000FULL | ADVERTISE_1000HALF;
 931                 } else {
 932                         netif_info(tp, link, dev,
 933                                    "PHY does not support 1000Mbps\n");
 934                 }
 935
 936                 bmcr = BMCR_ANENABLE | BMCR_ANRESTART;
 937
 938                 if ((tp->mac_version == RTL_GIGA_MAC_VER_11) ||
 939                     (tp->mac_version == RTL_GIGA_MAC_VER_12) ||
 940                     (tp->mac_version >= RTL_GIGA_MAC_VER_17)) {
 941                         /*
 942                          * Wake up the PHY.
 943                          * Vendor specific (0x1f) and reserved (0x0e) MII
 944                          * registers.
 945                          */
 946                         mdio_write(ioaddr, 0x1f, 0x0000);
 947                         mdio_write(ioaddr, 0x0e, 0x0000);
 948                 }
 949
 950                 mdio_write(ioaddr, MII_ADVERTISE, auto_nego);
 951                 mdio_write(ioaddr, MII_CTRL1000, giga_ctrl);
 952         } else {
 953                 giga_ctrl = 0;
 954
 955                 if (speed == SPEED_10)
 956                         bmcr = 0;
 957                 else if (speed == SPEED_100)
 958                         bmcr = BMCR_SPEED100;
 959                 else
 960                         return -EINVAL;
 961
 962                 if (duplex == DUPLEX_FULL)
 963                         bmcr |= BMCR_FULLDPLX;
 964
 965                 mdio_write(ioaddr, 0x1f, 0x0000);
 966         }
 967
 968         tp->phy_1000_ctrl_reg = giga_ctrl;
 969
 970         mdio_write(ioaddr, MII_BMCR, bmcr);
 971
 972         if ((tp->mac_version == RTL_GIGA_MAC_VER_02) ||
 973             (tp->mac_version == RTL_GIGA_MAC_VER_03)) {
 974                 if ((speed == SPEED_100) && (autoneg != AUTONEG_ENABLE)) {
 975                         mdio_write(ioaddr, 0x17, 0x2138);
 976                         mdio_write(ioaddr, 0x0e, 0x0260);
 977                 } else {
 978                         mdio_write(ioaddr, 0x17, 0x2108);
 979                         mdio_write(ioaddr, 0x0e, 0x0000);
 980                 }
 981         }
 982
 983         return 0;
 984 }
 985
 986 static int rtl8169_set_speed(struct net_device *dev,
 987                              u8 autoneg, u16 speed, u8 duplex)
 988 {
 989         struct rtl8169_private *tp = netdev_priv(dev);
 990         int ret;
 991
 992         ret = tp->set_speed(dev, autoneg, speed, duplex);
 993
 994         if (netif_running(dev) && (tp->phy_1000_ctrl_reg & ADVERTISE_1000FULL))
 995                 mod_timer(&tp->timer, jiffies + RTL8169_PHY_TIMEOUT);
 996
 997         return ret;
 998 }
 999
1000 static int rtl8169_set_settings(struct net_device *dev, struct ethtool_cmd *cmd)
1001 {
1002         struct rtl8169_private *tp = netdev_priv(dev);
1003         unsigned long flags;
1004         int ret;
1005
1006         spin_lock_irqsave(&tp->lock, flags);
1007         ret = rtl8169_set_speed(dev, cmd->autoneg, cmd->speed, cmd->duplex);
1008         spin_unlock_irqrestore(&tp->lock, flags);
1009
1010         return ret;
1011 }
1012
1013 static u32 rtl8169_get_rx_csum(struct net_device *dev)
1014 {
1015         struct rtl8169_private *tp = netdev_priv(dev);
1016
1017         return tp->cp_cmd & RxChkSum;
1018 }
1019
1020 static int rtl8169_set_rx_csum(struct net_device *dev, u32 data)
1021 {
1022         struct rtl8169_private *tp = netdev_priv(dev);
1023         void __iomem *ioaddr = tp->mmio_addr;
1024         unsigned long flags;
1025
1026         spin_lock_irqsave(&tp->lock, flags);
1027
1028         if (data)
1029                 tp->cp_cmd |= RxChkSum;
1030         else
1031                 tp->cp_cmd &= ~RxChkSum;
1032
1033         RTL_W16(CPlusCmd, tp->cp_cmd);
1034         RTL_R16(CPlusCmd);
1035
1036         spin_unlock_irqrestore(&tp->lock, flags);
1037
1038         return 0;
1039 }
1040
1041 #ifdef CONFIG_R8169_VLAN
1042
1043 static inline u32 rtl8169_tx_vlan_tag(struct rtl8169_private *tp,
1044                                       struct sk_buff *skb)
1045 {
1046         return (tp->vlgrp && vlan_tx_tag_present(skb)) ?
1047                 TxVlanTag | swab16(vlan_tx_tag_get(skb)) : 0x00;
1048 }
1049
1050 static void rtl8169_vlan_rx_register(struct net_device *dev,
1051                                      struct vlan_group *grp)
1052 {
1053         struct rtl8169_private *tp = netdev_priv(dev);
1054         void __iomem *ioaddr = tp->mmio_addr;
1055         unsigned long flags;
1056
1057         spin_lock_irqsave(&tp->lock, flags);
1058         tp->vlgrp = grp;
1059         /*
1060          * Do not disable RxVlan on 8110SCd.
1061          */
1062         if (tp->vlgrp || (tp->mac_version == RTL_GIGA_MAC_VER_05))
1063                 tp->cp_cmd |= RxVlan;
1064         else
1065                 tp->cp_cmd &= ~RxVlan;
1066         RTL_W16(CPlusCmd, tp->cp_cmd);
1067         RTL_R16(CPlusCmd);
1068         spin_unlock_irqrestore(&tp->lock, flags);
1069 }
1070
1071 static int rtl8169_rx_vlan_skb(struct rtl8169_private *tp, struct RxDesc *desc,
1072                                struct sk_buff *skb, int polling)
1073 {
1074         u32 opts2 = le32_to_cpu(desc->opts2);
1075         struct vlan_group *vlgrp = tp->vlgrp;
1076         int ret;
1077
1078         if (vlgrp && (opts2 & RxVlanTag)) {
1079                 u16 vtag = swab16(opts2 & 0xffff);
1080
1081                 if (likely(polling))
1082                         vlan_gro_receive(&tp->napi, vlgrp, vtag, skb);
1083                 else
1084                         __vlan_hwaccel_rx(skb, vlgrp, vtag, polling);
1085                 ret = 0;
1086         } else
1087                 ret = -1;
1088         desc->opts2 = 0;
1089         return ret;
1090 }
1091
1092 #else /* !CONFIG_R8169_VLAN */
1093
1094 static inline u32 rtl8169_tx_vlan_tag(struct rtl8169_private *tp,
1095                                       struct sk_buff *skb)
1096 {
1097         return 0;
1098 }
1099
1100 static int rtl8169_rx_vlan_skb(struct rtl8169_private *tp, struct RxDesc *desc,
1101                                struct sk_buff *skb, int polling)
1102 {
1103         return -1;
1104 }
1105
1106 #endif
1107
1108 static int rtl8169_gset_tbi(struct net_device *dev, struct ethtool_cmd *cmd)
1109 {
1110         struct rtl8169_private *tp = netdev_priv(dev);
1111         void __iomem *ioaddr = tp->mmio_addr;
1112         u32 status;
1113
1114         cmd->supported =
1115                 SUPPORTED_1000baseT_Full | SUPPORTED_Autoneg | SUPPORTED_FIBRE;
1116         cmd->port = PORT_FIBRE;
1117         cmd->transceiver = XCVR_INTERNAL;
1118
1119         status = RTL_R32(TBICSR);
1120         cmd->advertising = (status & TBINwEnable) ?  ADVERTISED_Autoneg : 0;
1121         cmd->autoneg = !!(status & TBINwEnable);
1122
1123         cmd->speed = SPEED_1000;
1124         cmd->duplex = DUPLEX_FULL; /* Always set */
1125
1126         return 0;
1127 }
1128
1129 static int rtl8169_gset_xmii(struct net_device *dev, struct ethtool_cmd *cmd)
1130 {
1131         struct rtl8169_private *tp = netdev_priv(dev);
1132
1133         return mii_ethtool_gset(&tp->mii, cmd);
1134 }
1135
1136 static int rtl8169_get_settings(struct net_device *dev, struct ethtool_cmd *cmd)
1137 {
1138         struct rtl8169_private *tp = netdev_priv(dev);
1139         unsigned long flags;
1140         int rc;
1141
1142         spin_lock_irqsave(&tp->lock, flags);
1143
1144         rc = tp->get_settings(dev, cmd);
1145
1146         spin_unlock_irqrestore(&tp->lock, flags);
1147         return rc;
1148 }
1149
1150 static void rtl8169_get_regs(struct net_device *dev, struct ethtool_regs *regs,
1151                              void *p)
1152 {
1153         struct rtl8169_private *tp = netdev_priv(dev);
1154         unsigned long flags;
1155
1156         if (regs->len > R8169_REGS_SIZE)
1157                 regs->len = R8169_REGS_SIZE;
1158
1159         spin_lock_irqsave(&tp->lock, flags);
1160         memcpy_fromio(p, tp->mmio_addr, regs->len);
1161         spin_unlock_irqrestore(&tp->lock, flags);
1162 }
1163
1164 static u32 rtl8169_get_msglevel(struct net_device *dev)
1165 {
1166         struct rtl8169_private *tp = netdev_priv(dev);
1167
1168         return tp->msg_enable;
1169 }
1170
1171 static void rtl8169_set_msglevel(struct net_device *dev, u32 value)
1172 {
1173         struct rtl8169_private *tp = netdev_priv(dev);
1174
1175         tp->msg_enable = value;
1176 }
1177
1178 static const char rtl8169_gstrings[][ETH_GSTRING_LEN] = {
1179         "tx_packets",
1180         "rx_packets",
1181         "tx_errors",
1182         "rx_errors",
1183         "rx_missed",
1184         "align_errors",
1185         "tx_single_collisions",
1186         "tx_multi_collisions",
1187         "unicast",
1188         "broadcast",
1189         "multicast",
1190         "tx_aborted",
1191         "tx_underrun",
1192 };
1193
1194 static int rtl8169_get_sset_count(struct net_device *dev, int sset)
1195 {
1196         switch (sset) {
1197         case ETH_SS_STATS:
1198                 return ARRAY_SIZE(rtl8169_gstrings);
1199         default:
1200                 return -EOPNOTSUPP;
1201         }
1202 }
1203
1204 static void rtl8169_update_counters(struct net_device *dev)
1205 {
1206         struct rtl8169_private *tp = netdev_priv(dev);
1207         void __iomem *ioaddr = tp->mmio_addr;
1208         struct rtl8169_counters *counters;
1209         dma_addr_t paddr;
1210         u32 cmd;
1211         int wait = 1000;
1212
1213         /*
1214          * Some chips are unable to dump tally counters when the receiver
1215          * is disabled.
1216          */
1217         if ((RTL_R8(ChipCmd) & CmdRxEnb) == 0)
1218                 return;
1219
1220         counters = pci_alloc_consistent(tp->pci_dev, sizeof(*counters), &paddr);
1221         if (!counters)
1222                 return;
1223
1224         RTL_W32(CounterAddrHigh, (u64)paddr >> 32);
1225         cmd = (u64)paddr & DMA_BIT_MASK(32);
1226         RTL_W32(CounterAddrLow, cmd);
1227         RTL_W32(CounterAddrLow, cmd | CounterDump);
1228
1229         while (wait--) {
1230                 if ((RTL_R32(CounterAddrLow) & CounterDump) == 0) {
1231                         /* copy updated counters */
1232                         memcpy(&tp->counters, counters, sizeof(*counters));
1233                         break;
1234                 }
1235                 udelay(10);
1236         }
1237
1238         RTL_W32(CounterAddrLow, 0);
1239         RTL_W32(CounterAddrHigh, 0);
1240
1241         pci_free_consistent(tp->pci_dev, sizeof(*counters), counters, paddr);
1242 }
1243
1244 static void rtl8169_get_ethtool_stats(struct net_device *dev,
1245                                       struct ethtool_stats *stats, u64 *data)
1246 {
1247         struct rtl8169_private *tp = netdev_priv(dev);
1248
1249         ASSERT_RTNL();
1250
1251         rtl8169_update_counters(dev);
1252
1253         data[0] = le64_to_cpu(tp->counters.tx_packets);
1254         data[1] = le64_to_cpu(tp->counters.rx_packets);
1255         data[2] = le64_to_cpu(tp->counters.tx_errors);
1256         data[3] = le32_to_cpu(tp->counters.rx_errors);
1257         data[4] = le16_to_cpu(tp->counters.rx_missed);
1258         data[5] = le16_to_cpu(tp->counters.align_errors);
1259         data[6] = le32_to_cpu(tp->counters.tx_one_collision);
1260         data[7] = le32_to_cpu(tp->counters.tx_multi_collision);
1261         data[8] = le64_to_cpu(tp->counters.rx_unicast);
1262         data[9] = le64_to_cpu(tp->counters.rx_broadcast);
1263         data[10] = le32_to_cpu(tp->counters.rx_multicast);
1264         data[11] = le16_to_cpu(tp->counters.tx_aborted);
1265         data[12] = le16_to_cpu(tp->counters.tx_underun);
1266 }
1267
1268 static void rtl8169_get_strings(struct net_device *dev, u32 stringset, u8 *data)
1269 {
1270         switch(stringset) {
1271         case ETH_SS_STATS:
1272                 memcpy(data, *rtl8169_gstrings, sizeof(rtl8169_gstrings));
1273                 break;
1274         }
1275 }
1276
1277 static const struct ethtool_ops rtl8169_ethtool_ops = {
1278         .get_drvinfo            = rtl8169_get_drvinfo,
1279         .get_regs_len           = rtl8169_get_regs_len,
1280         .get_link               = ethtool_op_get_link,
1281         .get_settings           = rtl8169_get_settings,
1282         .set_settings           = rtl8169_set_settings,
1283         .get_msglevel           = rtl8169_get_msglevel,
1284         .set_msglevel           = rtl8169_set_msglevel,
1285         .get_rx_csum            = rtl8169_get_rx_csum,
1286         .set_rx_csum            = rtl8169_set_rx_csum,
1287         .set_tx_csum            = ethtool_op_set_tx_csum,
1288         .set_sg                 = ethtool_op_set_sg,
1289         .set_tso                = ethtool_op_set_tso,
1290         .get_regs               = rtl8169_get_regs,
1291         .get_wol                = rtl8169_get_wol,
1292         .set_wol                = rtl8169_set_wol,
1293         .get_strings            = rtl8169_get_strings,
1294         .get_sset_count         = rtl8169_get_sset_count,
1295         .get_ethtool_stats      = rtl8169_get_ethtool_stats,
1296 };
1297
1298 static void rtl8169_get_mac_version(struct rtl8169_private *tp,
1299                                     void __iomem *ioaddr)
1300 {
1301         /*
1302          * The driver currently handles the 8168Bf and the 8168Be identically
1303          * but they can be identified more specifically through the test below
1304          * if needed:
1305          *
1306          * (RTL_R32(TxConfig) & 0x700000) == 0x500000 ? 8168Bf : 8168Be
1307          *
1308          * Same thing for the 8101Eb and the 8101Ec:
1309          *
1310          * (RTL_R32(TxConfig) & 0x700000) == 0x200000 ? 8101Eb : 8101Ec
1311          */
1312         static const struct {
1313                 u32 mask;
1314                 u32 val;
1315                 int mac_version;
1316         } mac_info[] = {
1317                 /* 8168D family. */
1318                 { 0x7cf00000, 0x28300000,       RTL_GIGA_MAC_VER_26 },
1319                 { 0x7cf00000, 0x28100000,       RTL_GIGA_MAC_VER_25 },
1320                 { 0x7c800000, 0x28800000,       RTL_GIGA_MAC_VER_27 },
1321                 { 0x7c800000, 0x28000000,       RTL_GIGA_MAC_VER_26 },
1322
1323                 /* 8168C family. */
1324                 { 0x7cf00000, 0x3cb00000,       RTL_GIGA_MAC_VER_24 },
1325                 { 0x7cf00000, 0x3c900000,       RTL_GIGA_MAC_VER_23 },
1326                 { 0x7cf00000, 0x3c800000,       RTL_GIGA_MAC_VER_18 },
1327                 { 0x7c800000, 0x3c800000,       RTL_GIGA_MAC_VER_24 },
1328                 { 0x7cf00000, 0x3c000000,       RTL_GIGA_MAC_VER_19 },
1329                 { 0x7cf00000, 0x3c200000,       RTL_GIGA_MAC_VER_20 },
1330                 { 0x7cf00000, 0x3c300000,       RTL_GIGA_MAC_VER_21 },
1331                 { 0x7cf00000, 0x3c400000,       RTL_GIGA_MAC_VER_22 },
1332                 { 0x7c800000, 0x3c000000,       RTL_GIGA_MAC_VER_22 },
1333
1334                 /* 8168B family. */
1335                 { 0x7cf00000, 0x38000000,       RTL_GIGA_MAC_VER_12 },
1336                 { 0x7cf00000, 0x38500000,       RTL_GIGA_MAC_VER_17 },
1337                 { 0x7c800000, 0x38000000,       RTL_GIGA_MAC_VER_17 },
1338                 { 0x7c800000, 0x30000000,       RTL_GIGA_MAC_VER_11 },
1339
1340                 /* 8101 family. */
1341                 { 0x7cf00000, 0x34a00000,       RTL_GIGA_MAC_VER_09 },
1342                 { 0x7cf00000, 0x24a00000,       RTL_GIGA_MAC_VER_09 },
1343                 { 0x7cf00000, 0x34900000,       RTL_GIGA_MAC_VER_08 },
1344                 { 0x7cf00000, 0x24900000,       RTL_GIGA_MAC_VER_08 },
1345                 { 0x7cf00000, 0x34800000,       RTL_GIGA_MAC_VER_07 },
1346                 { 0x7cf00000, 0x24800000,       RTL_GIGA_MAC_VER_07 },
1347                 { 0x7cf00000, 0x34000000,       RTL_GIGA_MAC_VER_13 },
1348                 { 0x7cf00000, 0x34300000,       RTL_GIGA_MAC_VER_10 },
1349                 { 0x7cf00000, 0x34200000,       RTL_GIGA_MAC_VER_16 },
1350                 { 0x7c800000, 0x34800000,       RTL_GIGA_MAC_VER_09 },
1351                 { 0x7c800000, 0x24800000,       RTL_GIGA_MAC_VER_09 },
1352                 { 0x7c800000, 0x34000000,       RTL_GIGA_MAC_VER_16 },
1353                 /* FIXME: where did these entries come from ? -- FR */
1354                 { 0xfc800000, 0x38800000,       RTL_GIGA_MAC_VER_15 },
1355                 { 0xfc800000, 0x30800000,       RTL_GIGA_MAC_VER_14 },
1356
1357                 /* 8110 family. */
1358                 { 0xfc800000, 0x98000000,       RTL_GIGA_MAC_VER_06 },
1359                 { 0xfc800000, 0x18000000,       RTL_GIGA_MAC_VER_05 },
1360                 { 0xfc800000, 0x10000000,       RTL_GIGA_MAC_VER_04 },
1361                 { 0xfc800000, 0x04000000,       RTL_GIGA_MAC_VER_03 },
1362                 { 0xfc800000, 0x00800000,       RTL_GIGA_MAC_VER_02 },
1363                 { 0xfc800000, 0x00000000,       RTL_GIGA_MAC_VER_01 },
1364
1365                 /* Catch-all */
1366                 { 0x00000000, 0x00000000,       RTL_GIGA_MAC_NONE   }
1367         }, *p = mac_info;
1368         u32 reg;
1369
1370         reg = RTL_R32(TxConfig);
1371         while ((reg & p->mask) != p->val)
1372                 p++;
1373         tp->mac_version = p->mac_version;
1374 }
1375
1376 static void rtl8169_print_mac_version(struct rtl8169_private *tp)
1377 {
1378         dprintk("mac_version = 0x%02x\n", tp->mac_version);
1379 }
1380
1381 struct phy_reg {
1382         u16 reg;
1383         u16 val;
1384 };
1385
1386 static void rtl_phy_write(void __iomem *ioaddr, const struct phy_reg *regs, int len)
1387 {
1388         while (len-- > 0) {
1389                 mdio_write(ioaddr, regs->reg, regs->val);
1390                 regs++;
1391         }
1392 }
1393
1394 static void rtl8169s_hw_phy_config(void __iomem *ioaddr)
1395 {
1396         static const struct phy_reg phy_reg_init[] = {
1397                 { 0x1f, 0x0001 },
1398                 { 0x06, 0x006e },
1399                 { 0x08, 0x0708 },
1400                 { 0x15, 0x4000 },
1401                 { 0x18, 0x65c7 },
1402
1403                 { 0x1f, 0x0001 },
1404                 { 0x03, 0x00a1 },
1405                 { 0x02, 0x0008 },
1406                 { 0x01, 0x0120 },
1407                 { 0x00, 0x1000 },
1408                 { 0x04, 0x0800 },
1409                 { 0x04, 0x0000 },
1410
1411                 { 0x03, 0xff41 },
1412                 { 0x02, 0xdf60 },
1413                 { 0x01, 0x0140 },
1414                 { 0x00, 0x0077 },
1415                 { 0x04, 0x7800 },
1416                 { 0x04, 0x7000 },
1417
1418                 { 0x03, 0x802f },
1419                 { 0x02, 0x4f02 },
1420                 { 0x01, 0x0409 },
1421                 { 0x00, 0xf0f9 },
1422                 { 0x04, 0x9800 },
1423                 { 0x04, 0x9000 },
1424
1425                 { 0x03, 0xdf01 },
1426                 { 0x02, 0xdf20 },
1427                 { 0x01, 0xff95 },
1428                 { 0x00, 0xba00 },
1429                 { 0x04, 0xa800 },
1430                 { 0x04, 0xa000 },
1431
1432                 { 0x03, 0xff41 },
1433                 { 0x02, 0xdf20 },
1434                 { 0x01, 0x0140 },
1435                 { 0x00, 0x00bb },
1436                 { 0x04, 0xb800 },
1437                 { 0x04, 0xb000 },
1438
1439                 { 0x03, 0xdf41 },
1440                 { 0x02, 0xdc60 },
1441                 { 0x01, 0x6340 },
1442                 { 0x00, 0x007d },
1443                 { 0x04, 0xd800 },
1444                 { 0x04, 0xd000 },
1445
1446                 { 0x03, 0xdf01 },
1447                 { 0x02, 0xdf20 },
1448                 { 0x01, 0x100a },
1449                 { 0x00, 0xa0ff },
1450                 { 0x04, 0xf800 },
1451                 { 0x04, 0xf000 },
1452
1453                 { 0x1f, 0x0000 },
1454                 { 0x0b, 0x0000 },
1455                 { 0x00, 0x9200 }
1456         };
1457
1458         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1459 }
1460
1461 static void rtl8169sb_hw_phy_config(void __iomem *ioaddr)
1462 {
1463         static const struct phy_reg phy_reg_init[] = {
1464                 { 0x1f, 0x0002 },
1465                 { 0x01, 0x90d0 },
1466                 { 0x1f, 0x0000 }
1467         };
1468
1469         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1470 }
1471
1472 static void rtl8169scd_hw_phy_config_quirk(struct rtl8169_private *tp,
1473                                            void __iomem *ioaddr)
1474 {
1475         struct pci_dev *pdev = tp->pci_dev;
1476         u16 vendor_id, device_id;
1477
1478         pci_read_config_word(pdev, PCI_SUBSYSTEM_VENDOR_ID, &vendor_id);
1479         pci_read_config_word(pdev, PCI_SUBSYSTEM_ID, &device_id);
1480
1481         if ((vendor_id != PCI_VENDOR_ID_GIGABYTE) || (device_id != 0xe000))
1482                 return;
1483
1484         mdio_write(ioaddr, 0x1f, 0x0001);
1485         mdio_write(ioaddr, 0x10, 0xf01b);
1486         mdio_write(ioaddr, 0x1f, 0x0000);
1487 }
1488
1489 static void rtl8169scd_hw_phy_config(struct rtl8169_private *tp,
1490                                      void __iomem *ioaddr)
1491 {
1492         static const struct phy_reg phy_reg_init[] = {
1493                 { 0x1f, 0x0001 },
1494                 { 0x04, 0x0000 },
1495                 { 0x03, 0x00a1 },
1496                 { 0x02, 0x0008 },
1497                 { 0x01, 0x0120 },
1498                 { 0x00, 0x1000 },
1499                 { 0x04, 0x0800 },
1500                 { 0x04, 0x9000 },
1501                 { 0x03, 0x802f },
1502                 { 0x02, 0x4f02 },
1503                 { 0x01, 0x0409 },
1504                 { 0x00, 0xf099 },
1505                 { 0x04, 0x9800 },
1506                 { 0x04, 0xa000 },
1507                 { 0x03, 0xdf01 },
1508                 { 0x02, 0xdf20 },
1509                 { 0x01, 0xff95 },
1510                 { 0x00, 0xba00 },
1511                 { 0x04, 0xa800 },
1512                 { 0x04, 0xf000 },
1513                 { 0x03, 0xdf01 },
1514                 { 0x02, 0xdf20 },
1515                 { 0x01, 0x101a },
1516                 { 0x00, 0xa0ff },
1517                 { 0x04, 0xf800 },
1518                 { 0x04, 0x0000 },
1519                 { 0x1f, 0x0000 },
1520
1521                 { 0x1f, 0x0001 },
1522                 { 0x10, 0xf41b },
1523                 { 0x14, 0xfb54 },
1524                 { 0x18, 0xf5c7 },
1525                 { 0x1f, 0x0000 },
1526
1527                 { 0x1f, 0x0001 },
1528                 { 0x17, 0x0cc0 },
1529                 { 0x1f, 0x0000 }
1530         };
1531
1532         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1533
1534         rtl8169scd_hw_phy_config_quirk(tp, ioaddr);
1535 }
1536
1537 static void rtl8169sce_hw_phy_config(void __iomem *ioaddr)
1538 {
1539         static const struct phy_reg phy_reg_init[] = {
1540                 { 0x1f, 0x0001 },
1541                 { 0x04, 0x0000 },
1542                 { 0x03, 0x00a1 },
1543                 { 0x02, 0x0008 },
1544                 { 0x01, 0x0120 },
1545                 { 0x00, 0x1000 },
1546                 { 0x04, 0x0800 },
1547                 { 0x04, 0x9000 },
1548                 { 0x03, 0x802f },
1549                 { 0x02, 0x4f02 },
1550                 { 0x01, 0x0409 },
1551                 { 0x00, 0xf099 },
1552                 { 0x04, 0x9800 },
1553                 { 0x04, 0xa000 },
1554                 { 0x03, 0xdf01 },
1555                 { 0x02, 0xdf20 },
1556                 { 0x01, 0xff95 },
1557                 { 0x00, 0xba00 },
1558                 { 0x04, 0xa800 },
1559                 { 0x04, 0xf000 },
1560                 { 0x03, 0xdf01 },
1561                 { 0x02, 0xdf20 },
1562                 { 0x01, 0x101a },
1563                 { 0x00, 0xa0ff },
1564                 { 0x04, 0xf800 },
1565                 { 0x04, 0x0000 },
1566                 { 0x1f, 0x0000 },
1567
1568                 { 0x1f, 0x0001 },
1569                 { 0x0b, 0x8480 },
1570                 { 0x1f, 0x0000 },
1571
1572                 { 0x1f, 0x0001 },
1573                 { 0x18, 0x67c7 },
1574                 { 0x04, 0x2000 },
1575                 { 0x03, 0x002f },
1576                 { 0x02, 0x4360 },
1577                 { 0x01, 0x0109 },
1578                 { 0x00, 0x3022 },
1579                 { 0x04, 0x2800 },
1580                 { 0x1f, 0x0000 },
1581
1582                 { 0x1f, 0x0001 },
1583                 { 0x17, 0x0cc0 },
1584                 { 0x1f, 0x0000 }
1585         };
1586
1587         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1588 }
1589
1590 static void rtl8168bb_hw_phy_config(void __iomem *ioaddr)
1591 {
1592         static const struct phy_reg phy_reg_init[] = {
1593                 { 0x10, 0xf41b },
1594                 { 0x1f, 0x0000 }
1595         };
1596
1597         mdio_write(ioaddr, 0x1f, 0x0001);
1598         mdio_patch(ioaddr, 0x16, 1 << 0);
1599
1600         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1601 }
1602
1603 static void rtl8168bef_hw_phy_config(void __iomem *ioaddr)
1604 {
1605         static const struct phy_reg phy_reg_init[] = {
1606                 { 0x1f, 0x0001 },
1607                 { 0x10, 0xf41b },
1608                 { 0x1f, 0x0000 }
1609         };
1610
1611         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1612 }
1613
1614 static void rtl8168cp_1_hw_phy_config(void __iomem *ioaddr)
1615 {
1616         static const struct phy_reg phy_reg_init[] = {
1617                 { 0x1f, 0x0000 },
1618                 { 0x1d, 0x0f00 },
1619                 { 0x1f, 0x0002 },
1620                 { 0x0c, 0x1ec8 },
1621                 { 0x1f, 0x0000 }
1622         };
1623
1624         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1625 }
1626
1627 static void rtl8168cp_2_hw_phy_config(void __iomem *ioaddr)
1628 {
1629         static const struct phy_reg phy_reg_init[] = {
1630                 { 0x1f, 0x0001 },
1631                 { 0x1d, 0x3d98 },
1632                 { 0x1f, 0x0000 }
1633         };
1634
1635         mdio_write(ioaddr, 0x1f, 0x0000);
1636         mdio_patch(ioaddr, 0x14, 1 << 5);
1637         mdio_patch(ioaddr, 0x0d, 1 << 5);
1638
1639         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1640 }
1641
1642 static void rtl8168c_1_hw_phy_config(void __iomem *ioaddr)
1643 {
1644         static const struct phy_reg phy_reg_init[] = {
1645                 { 0x1f, 0x0001 },
1646                 { 0x12, 0x2300 },
1647                 { 0x1f, 0x0002 },
1648                 { 0x00, 0x88d4 },
1649                 { 0x01, 0x82b1 },
1650                 { 0x03, 0x7002 },
1651                 { 0x08, 0x9e30 },
1652                 { 0x09, 0x01f0 },
1653                 { 0x0a, 0x5500 },
1654                 { 0x0c, 0x00c8 },
1655                 { 0x1f, 0x0003 },
1656                 { 0x12, 0xc096 },
1657                 { 0x16, 0x000a },
1658                 { 0x1f, 0x0000 },
1659                 { 0x1f, 0x0000 },
1660                 { 0x09, 0x2000 },
1661                 { 0x09, 0x0000 }
1662         };
1663
1664         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1665
1666         mdio_patch(ioaddr, 0x14, 1 << 5);
1667         mdio_patch(ioaddr, 0x0d, 1 << 5);
1668         mdio_write(ioaddr, 0x1f, 0x0000);
1669 }
1670
1671 static void rtl8168c_2_hw_phy_config(void __iomem *ioaddr)
1672 {
1673         static const struct phy_reg phy_reg_init[] = {
1674                 { 0x1f, 0x0001 },
1675                 { 0x12, 0x2300 },
1676                 { 0x03, 0x802f },
1677                 { 0x02, 0x4f02 },
1678                 { 0x01, 0x0409 },
1679                 { 0x00, 0xf099 },
1680                 { 0x04, 0x9800 },
1681                 { 0x04, 0x9000 },
1682                 { 0x1d, 0x3d98 },
1683                 { 0x1f, 0x0002 },
1684                 { 0x0c, 0x7eb8 },
1685                 { 0x06, 0x0761 },
1686                 { 0x1f, 0x0003 },
1687                 { 0x16, 0x0f0a },
1688                 { 0x1f, 0x0000 }
1689         };
1690
1691         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1692
1693         mdio_patch(ioaddr, 0x16, 1 << 0);
1694         mdio_patch(ioaddr, 0x14, 1 << 5);
1695         mdio_patch(ioaddr, 0x0d, 1 << 5);
1696         mdio_write(ioaddr, 0x1f, 0x0000);
1697 }
1698
1699 static void rtl8168c_3_hw_phy_config(void __iomem *ioaddr)
1700 {
1701         static const struct phy_reg phy_reg_init[] = {
1702                 { 0x1f, 0x0001 },
1703                 { 0x12, 0x2300 },
1704                 { 0x1d, 0x3d98 },
1705                 { 0x1f, 0x0002 },
1706                 { 0x0c, 0x7eb8 },
1707                 { 0x06, 0x5461 },
1708                 { 0x1f, 0x0003 },
1709                 { 0x16, 0x0f0a },
1710                 { 0x1f, 0x0000 }
1711         };
1712
1713         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1714
1715         mdio_patch(ioaddr, 0x16, 1 << 0);
1716         mdio_patch(ioaddr, 0x14, 1 << 5);
1717         mdio_patch(ioaddr, 0x0d, 1 << 5);
1718         mdio_write(ioaddr, 0x1f, 0x0000);
1719 }
1720
1721 static void rtl8168c_4_hw_phy_config(void __iomem *ioaddr)
1722 {
1723         rtl8168c_3_hw_phy_config(ioaddr);
1724 }
1725
1726 static void rtl8168d_1_hw_phy_config(void __iomem *ioaddr)
1727 {
1728         static const struct phy_reg phy_reg_init_0[] = {
1729                 { 0x1f, 0x0001 },
1730                 { 0x06, 0x4064 },
1731                 { 0x07, 0x2863 },
1732                 { 0x08, 0x059c },
1733                 { 0x09, 0x26b4 },
1734                 { 0x0a, 0x6a19 },
1735                 { 0x0b, 0xdcc8 },
1736                 { 0x10, 0xf06d },
1737                 { 0x14, 0x7f68 },
1738                 { 0x18, 0x7fd9 },
1739                 { 0x1c, 0xf0ff },
1740                 { 0x1d, 0x3d9c },
1741                 { 0x1f, 0x0003 },
1742                 { 0x12, 0xf49f },
1743                 { 0x13, 0x070b },
1744                 { 0x1a, 0x05ad },
1745                 { 0x14, 0x94c0 }
1746         };
1747         static const struct phy_reg phy_reg_init_1[] = {
1748                 { 0x1f, 0x0002 },
1749                 { 0x06, 0x5561 },
1750                 { 0x1f, 0x0005 },
1751                 { 0x05, 0x8332 },
1752                 { 0x06, 0x5561 }
1753         };
1754         static const struct phy_reg phy_reg_init_2[] = {
1755                 { 0x1f, 0x0005 },
1756                 { 0x05, 0xffc2 },
1757                 { 0x1f, 0x0005 },
1758                 { 0x05, 0x8000 },
1759                 { 0x06, 0xf8f9 },
1760                 { 0x06, 0xfaef },
1761                 { 0x06, 0x59ee },
1762                 { 0x06, 0xf8ea },
1763                 { 0x06, 0x00ee },
1764                 { 0x06, 0xf8eb },
1765                 { 0x06, 0x00e0 },
1766                 { 0x06, 0xf87c },
1767                 { 0x06, 0xe1f8 },
1768                 { 0x06, 0x7d59 },
1769                 { 0x06, 0x0fef },
1770                 { 0x06, 0x0139 },
1771                 { 0x06, 0x029e },
1772                 { 0x06, 0x06ef },
1773                 { 0x06, 0x1039 },
1774                 { 0x06, 0x089f },
1775                 { 0x06, 0x2aee },
1776                 { 0x06, 0xf8ea },
1777                 { 0x06, 0x00ee },
1778                 { 0x06, 0xf8eb },
1779                 { 0x06, 0x01e0 },
1780                 { 0x06, 0xf87c },
1781                 { 0x06, 0xe1f8 },
1782                 { 0x06, 0x7d58 },
1783                 { 0x06, 0x409e },
1784                 { 0x06, 0x0f39 },
1785                 { 0x06, 0x46aa },
1786                 { 0x06, 0x0bbf },
1787                 { 0x06, 0x8290 },
1788                 { 0x06, 0xd682 },
1789                 { 0x06, 0x9802 },
1790                 { 0x06, 0x014f },
1791                 { 0x06, 0xae09 },
1792                 { 0x06, 0xbf82 },
1793                 { 0x06, 0x98d6 },
1794                 { 0x06, 0x82a0 },
1795                 { 0x06, 0x0201 },
1796                 { 0x06, 0x4fef },
1797                 { 0x06, 0x95fe },
1798                 { 0x06, 0xfdfc },
1799                 { 0x06, 0x05f8 },
1800                 { 0x06, 0xf9fa },
1801                 { 0x06, 0xeef8 },
1802                 { 0x06, 0xea00 },
1803                 { 0x06, 0xeef8 },
1804                 { 0x06, 0xeb00 },
1805                 { 0x06, 0xe2f8 },
1806                 { 0x06, 0x7ce3 },
1807                 { 0x06, 0xf87d },
1808                 { 0x06, 0xa511 },
1809                 { 0x06, 0x1112 },
1810                 { 0x06, 0xd240 },
1811                 { 0x06, 0xd644 },
1812                 { 0x06, 0x4402 },
1813                 { 0x06, 0x8217 },
1814                 { 0x06, 0xd2a0 },
1815                 { 0x06, 0xd6aa },
1816                 { 0x06, 0xaa02 },
1817                 { 0x06, 0x8217 },
1818                 { 0x06, 0xae0f },
1819                 { 0x06, 0xa544 },
1820                 { 0x06, 0x4402 },
1821                 { 0x06, 0xae4d },
1822                 { 0x06, 0xa5aa },
1823                 { 0x06, 0xaa02 },
1824                 { 0x06, 0xae47 },
1825                 { 0x06, 0xaf82 },
1826                 { 0x06, 0x13ee },
1827                 { 0x06, 0x834e },
1828                 { 0x06, 0x00ee },
1829                 { 0x06, 0x834d },
1830                 { 0x06, 0x0fee },
1831                 { 0x06, 0x834c },
1832                 { 0x06, 0x0fee },
1833                 { 0x06, 0x834f },
1834                 { 0x06, 0x00ee },
1835                 { 0x06, 0x8351 },
1836                 { 0x06, 0x00ee },
1837                 { 0x06, 0x834a },
1838                 { 0x06, 0xffee },
1839                 { 0x06, 0x834b },
1840                 { 0x06, 0xffe0 },
1841                 { 0x06, 0x8330 },
1842                 { 0x06, 0xe183 },
1843                 { 0x06, 0x3158 },
1844                 { 0x06, 0xfee4 },
1845                 { 0x06, 0xf88a },
1846                 { 0x06, 0xe5f8 },
1847                 { 0x06, 0x8be0 },
1848                 { 0x06, 0x8332 },
1849                 { 0x06, 0xe183 },
1850                 { 0x06, 0x3359 },
1851                 { 0x06, 0x0fe2 },
1852                 { 0x06, 0x834d },
1853                 { 0x06, 0x0c24 },
1854                 { 0x06, 0x5af0 },
1855                 { 0x06, 0x1e12 },
1856                 { 0x06, 0xe4f8 },
1857                 { 0x06, 0x8ce5 },
1858                 { 0x06, 0xf88d },
1859                 { 0x06, 0xaf82 },
1860                 { 0x06, 0x13e0 },
1861                 { 0x06, 0x834f },
1862                 { 0x06, 0x10e4 },
1863                 { 0x06, 0x834f },
1864                 { 0x06, 0xe083 },
1865                 { 0x06, 0x4e78 },
1866                 { 0x06, 0x009f },
1867                 { 0x06, 0x0ae0 },
1868                 { 0x06, 0x834f },
1869                 { 0x06, 0xa010 },
1870                 { 0x06, 0xa5ee },
1871                 { 0x06, 0x834e },
1872                 { 0x06, 0x01e0 },
1873                 { 0x06, 0x834e },
1874                 { 0x06, 0x7805 },
1875                 { 0x06, 0x9e9a },
1876                 { 0x06, 0xe083 },
1877                 { 0x06, 0x4e78 },
1878                 { 0x06, 0x049e },
1879                 { 0x06, 0x10e0 },
1880                 { 0x06, 0x834e },
1881                 { 0x06, 0x7803 },
1882                 { 0x06, 0x9e0f },
1883                 { 0x06, 0xe083 },
1884                 { 0x06, 0x4e78 },
1885                 { 0x06, 0x019e },
1886                 { 0x06, 0x05ae },
1887                 { 0x06, 0x0caf },
1888                 { 0x06, 0x81f8 },
1889                 { 0x06, 0xaf81 },
1890                 { 0x06, 0xa3af },
1891                 { 0x06, 0x81dc },
1892                 { 0x06, 0xaf82 },
1893                 { 0x06, 0x13ee },
1894                 { 0x06, 0x8348 },
1895                 { 0x06, 0x00ee },
1896                 { 0x06, 0x8349 },
1897                 { 0x06, 0x00e0 },
1898                 { 0x06, 0x8351 },
1899                 { 0x06, 0x10e4 },
1900                 { 0x06, 0x8351 },
1901                 { 0x06, 0x5801 },
1902                 { 0x06, 0x9fea },
1903                 { 0x06, 0xd000 },
1904                 { 0x06, 0xd180 },
1905                 { 0x06, 0x1f66 },
1906                 { 0x06, 0xe2f8 },
1907                 { 0x06, 0xeae3 },
1908                 { 0x06, 0xf8eb },
1909                 { 0x06, 0x5af8 },
1910                 { 0x06, 0x1e20 },
1911                 { 0x06, 0xe6f8 },
1912                 { 0x06, 0xeae5 },
1913                 { 0x06, 0xf8eb },
1914                 { 0x06, 0xd302 },
1915                 { 0x06, 0xb3fe },
1916                 { 0x06, 0xe2f8 },
1917                 { 0x06, 0x7cef },
1918                 { 0x06, 0x325b },
1919                 { 0x06, 0x80e3 },
1920                 { 0x06, 0xf87d },
1921                 { 0x06, 0x9e03 },
1922                 { 0x06, 0x7dff },
1923                 { 0x06, 0xff0d },
1924                 { 0x06, 0x581c },
1925                 { 0x06, 0x551a },
1926                 { 0x06, 0x6511 },
1927                 { 0x06, 0xa190 },
1928                 { 0x06, 0xd3e2 },
1929                 { 0x06, 0x8348 },
1930                 { 0x06, 0xe383 },
1931                 { 0x06, 0x491b },
1932                 { 0x06, 0x56ab },
1933                 { 0x06, 0x08ef },
1934                 { 0x06, 0x56e6 },
1935                 { 0x06, 0x8348 },
1936                 { 0x06, 0xe783 },
1937                 { 0x06, 0x4910 },
1938                 { 0x06, 0xd180 },
1939                 { 0x06, 0x1f66 },
1940                 { 0x06, 0xa004 },
1941                 { 0x06, 0xb9e2 },
1942                 { 0x06, 0x8348 },
1943                 { 0x06, 0xe383 },
1944                 { 0x06, 0x49ef },
1945                 { 0x06, 0x65e2 },
1946                 { 0x06, 0x834a },
1947                 { 0x06, 0xe383 },
1948                 { 0x06, 0x4b1b },
1949                 { 0x06, 0x56aa },
1950                 { 0x06, 0x0eef },
1951                 { 0x06, 0x56e6 },
1952                 { 0x06, 0x834a },
1953                 { 0x06, 0xe783 },
1954                 { 0x06, 0x4be2 },
1955                 { 0x06, 0x834d },
1956                 { 0x06, 0xe683 },
1957                 { 0x06, 0x4ce0 },
1958                 { 0x06, 0x834d },
1959                 { 0x06, 0xa000 },
1960                 { 0x06, 0x0caf },
1961                 { 0x06, 0x81dc },
1962                 { 0x06, 0xe083 },
1963                 { 0x06, 0x4d10 },
1964                 { 0x06, 0xe483 },
1965                 { 0x06, 0x4dae },
1966                 { 0x06, 0x0480 },
1967                 { 0x06, 0xe483 },
1968                 { 0x06, 0x4de0 },
1969                 { 0x06, 0x834e },
1970                 { 0x06, 0x7803 },
1971                 { 0x06, 0x9e0b },
1972                 { 0x06, 0xe083 },
1973                 { 0x06, 0x4e78 },
1974                 { 0x06, 0x049e },
1975                 { 0x06, 0x04ee },
1976                 { 0x06, 0x834e },
1977                 { 0x06, 0x02e0 },
1978                 { 0x06, 0x8332 },
1979                 { 0x06, 0xe183 },
1980                 { 0x06, 0x3359 },
1981                 { 0x06, 0x0fe2 },
1982                 { 0x06, 0x834d },
1983                 { 0x06, 0x0c24 },
1984                 { 0x06, 0x5af0 },
1985                 { 0x06, 0x1e12 },
1986                 { 0x06, 0xe4f8 },
1987                 { 0x06, 0x8ce5 },
1988                 { 0x06, 0xf88d },
1989                 { 0x06, 0xe083 },
1990                 { 0x06, 0x30e1 },
1991                 { 0x06, 0x8331 },
1992                 { 0x06, 0x6801 },
1993                 { 0x06, 0xe4f8 },
1994                 { 0x06, 0x8ae5 },
1995                 { 0x06, 0xf88b },
1996                 { 0x06, 0xae37 },
1997                 { 0x06, 0xee83 },
1998                 { 0x06, 0x4e03 },
1999                 { 0x06, 0xe083 },
2000                 { 0x06, 0x4ce1 },
2001                 { 0x06, 0x834d },
2002                 { 0x06, 0x1b01 },
2003                 { 0x06, 0x9e04 },
2004                 { 0x06, 0xaaa1 },
2005                 { 0x06, 0xaea8 },
2006                 { 0x06, 0xee83 },
2007                 { 0x06, 0x4e04 },
2008                 { 0x06, 0xee83 },
2009                 { 0x06, 0x4f00 },
2010                 { 0x06, 0xaeab },
2011                 { 0x06, 0xe083 },
2012                 { 0x06, 0x4f78 },
2013                 { 0x06, 0x039f },
2014                 { 0x06, 0x14ee },
2015                 { 0x06, 0x834e },
2016                 { 0x06, 0x05d2 },
2017                 { 0x06, 0x40d6 },
2018                 { 0x06, 0x5554 },
2019                 { 0x06, 0x0282 },
2020                 { 0x06, 0x17d2 },
2021                 { 0x06, 0xa0d6 },
2022                 { 0x06, 0xba00 },
2023                 { 0x06, 0x0282 },
2024                 { 0x06, 0x17fe },
2025                 { 0x06, 0xfdfc },
2026                 { 0x06, 0x05f8 },
2027                 { 0x06, 0xe0f8 },
2028                 { 0x06, 0x60e1 },
2029                 { 0x06, 0xf861 },
2030                 { 0x06, 0x6802 },
2031                 { 0x06, 0xe4f8 },
2032                 { 0x06, 0x60e5 },
2033                 { 0x06, 0xf861 },
2034                 { 0x06, 0xe0f8 },
2035                 { 0x06, 0x48e1 },
2036                 { 0x06, 0xf849 },
2037                 { 0x06, 0x580f },
2038                 { 0x06, 0x1e02 },
2039                 { 0x06, 0xe4f8 },
2040                 { 0x06, 0x48e5 },
2041                 { 0x06, 0xf849 },
2042                 { 0x06, 0xd000 },
2043                 { 0x06, 0x0282 },
2044                 { 0x06, 0x5bbf },
2045                 { 0x06, 0x8350 },
2046                 { 0x06, 0xef46 },
2047                 { 0x06, 0xdc19 },
2048                 { 0x06, 0xddd0 },
2049                 { 0x06, 0x0102 },
2050                 { 0x06, 0x825b },
2051                 { 0x06, 0x0282 },
2052                 { 0x06, 0x77e0 },
2053                 { 0x06, 0xf860 },
2054                 { 0x06, 0xe1f8 },
2055                 { 0x06, 0x6158 },
2056                 { 0x06, 0xfde4 },
2057                 { 0x06, 0xf860 },
2058                 { 0x06, 0xe5f8 },
2059                 { 0x06, 0x61fc },
2060                 { 0x06, 0x04f9 },
2061                 { 0x06, 0xfafb },
2062                 { 0x06, 0xc6bf },
2063                 { 0x06, 0xf840 },
2064                 { 0x06, 0xbe83 },
2065                 { 0x06, 0x50a0 },
2066                 { 0x06, 0x0101 },
2067                 { 0x06, 0x071b },
2068                 { 0x06, 0x89cf },
2069                 { 0x06, 0xd208 },
2070                 { 0x06, 0xebdb },
2071                 { 0x06, 0x19b2 },
2072                 { 0x06, 0xfbff },
2073                 { 0x06, 0xfefd },
2074                 { 0x06, 0x04f8 },
2075                 { 0x06, 0xe0f8 },
2076                 { 0x06, 0x48e1 },
2077                 { 0x06, 0xf849 },
2078                 { 0x06, 0x6808 },
2079                 { 0x06, 0xe4f8 },
2080                 { 0x06, 0x48e5 },
2081                 { 0x06, 0xf849 },
2082                 { 0x06, 0x58f7 },
2083                 { 0x06, 0xe4f8 },
2084                 { 0x06, 0x48e5 },
2085                 { 0x06, 0xf849 },
2086                 { 0x06, 0xfc04 },
2087                 { 0x06, 0x4d20 },
2088                 { 0x06, 0x0002 },
2089                 { 0x06, 0x4e22 },
2090                 { 0x06, 0x0002 },
2091                 { 0x06, 0x4ddf },
2092                 { 0x06, 0xff01 },
2093                 { 0x06, 0x4edd },
2094                 { 0x06, 0xff01 },
2095                 { 0x05, 0x83d4 },
2096                 { 0x06, 0x8000 },
2097                 { 0x05, 0x83d8 },
2098                 { 0x06, 0x8051 },
2099                 { 0x02, 0x6010 },
2100                 { 0x03, 0xdc00 },
2101                 { 0x05, 0xfff6 },
2102                 { 0x06, 0x00fc },
2103                 { 0x1f, 0x0000 },
2104
2105                 { 0x1f, 0x0000 },
2106                 { 0x0d, 0xf880 },
2107                 { 0x1f, 0x0000 }
2108         };
2109
2110         rtl_phy_write(ioaddr, phy_reg_init_0, ARRAY_SIZE(phy_reg_init_0));
2111
2112         mdio_write(ioaddr, 0x1f, 0x0002);
2113         mdio_plus_minus(ioaddr, 0x0b, 0x0010, 0x00ef);
2114         mdio_plus_minus(ioaddr, 0x0c, 0xa200, 0x5d00);
2115
2116         rtl_phy_write(ioaddr, phy_reg_init_1, ARRAY_SIZE(phy_reg_init_1));
2117
2118         if (rtl8168d_efuse_read(ioaddr, 0x01) == 0xb1) {
2119                 static const struct phy_reg phy_reg_init[] = {
2120                         { 0x1f, 0x0002 },
2121                         { 0x05, 0x669a },
2122                         { 0x1f, 0x0005 },
2123                         { 0x05, 0x8330 },
2124                         { 0x06, 0x669a },
2125                         { 0x1f, 0x0002 }
2126                 };
2127                 int val;
2128
2129                 rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
2130
2131                 val = mdio_read(ioaddr, 0x0d);
2132
2133                 if ((val & 0x00ff) != 0x006c) {
2134                         static const u32 set[] = {
2135                                 0x0065, 0x0066, 0x0067, 0x0068,
2136                                 0x0069, 0x006a, 0x006b, 0x006c
2137                         };
2138                         int i;
2139
2140                         mdio_write(ioaddr, 0x1f, 0x0002);
2141
2142                         val &= 0xff00;
2143                         for (i = 0; i < ARRAY_SIZE(set); i++)
2144                                 mdio_write(ioaddr, 0x0d, val | set[i]);
2145                 }
2146         } else {
2147                 static const struct phy_reg phy_reg_init[] = {
2148                         { 0x1f, 0x0002 },
2149                         { 0x05, 0x6662 },
2150                         { 0x1f, 0x0005 },
2151                         { 0x05, 0x8330 },
2152                         { 0x06, 0x6662 }
2153                 };
2154
2155                 rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
2156         }
2157
2158         mdio_write(ioaddr, 0x1f, 0x0002);
2159         mdio_patch(ioaddr, 0x0d, 0x0300);
2160         mdio_patch(ioaddr, 0x0f, 0x0010);
2161
2162         mdio_write(ioaddr, 0x1f, 0x0002);
2163         mdio_plus_minus(ioaddr, 0x02, 0x0100, 0x0600);
2164         mdio_plus_minus(ioaddr, 0x03, 0x0000, 0xe000);
2165
2166         rtl_phy_write(ioaddr, phy_reg_init_2, ARRAY_SIZE(phy_reg_init_2));
2167 }
2168
2169 static void rtl8168d_2_hw_phy_config(void __iomem *ioaddr)
2170 {
2171         static const struct phy_reg phy_reg_init_0[] = {
2172                 { 0x1f, 0x0001 },
2173                 { 0x06, 0x4064 },
2174                 { 0x07, 0x2863 },
2175                 { 0x08, 0x059c },
2176                 { 0x09, 0x26b4 },
2177                 { 0x0a, 0x6a19 },
2178                 { 0x0b, 0xdcc8 },
2179                 { 0x10, 0xf06d },
2180                 { 0x14, 0x7f68 },
2181                 { 0x18, 0x7fd9 },
2182                 { 0x1c, 0xf0ff },
2183                 { 0x1d, 0x3d9c },
2184                 { 0x1f, 0x0003 },
2185                 { 0x12, 0xf49f },
2186                 { 0x13, 0x070b },
2187                 { 0x1a, 0x05ad },
2188                 { 0x14, 0x94c0 },
2189
2190                 { 0x1f, 0x0002 },
2191                 { 0x06, 0x5561 },
2192                 { 0x1f, 0x0005 },
2193                 { 0x05, 0x8332 },
2194                 { 0x06, 0x5561 }
2195         };
2196         static const struct phy_reg phy_reg_init_1[] = {
2197                 { 0x1f, 0x0005 },
2198                 { 0x05, 0xffc2 },
2199                 { 0x1f, 0x0005 },
2200                 { 0x05, 0x8000 },
2201                 { 0x06, 0xf8f9 },
2202                 { 0x06, 0xfaee },
2203                 { 0x06, 0xf8ea },
2204                 { 0x06, 0x00ee },
2205                 { 0x06, 0xf8eb },
2206                 { 0x06, 0x00e2 },
2207                 { 0x06, 0xf87c },
2208                 { 0x06, 0xe3f8 },
2209                 { 0x06, 0x7da5 },
2210                 { 0x06, 0x1111 },
2211                 { 0x06, 0x12d2 },
2212                 { 0x06, 0x40d6 },
2213                 { 0x06, 0x4444 },
2214                 { 0x06, 0x0281 },
2215                 { 0x06, 0xc6d2 },
2216                 { 0x06, 0xa0d6 },
2217                 { 0x06, 0xaaaa },
2218                 { 0x06, 0x0281 },
2219                 { 0x06, 0xc6ae },
2220                 { 0x06, 0x0fa5 },
2221                 { 0x06, 0x4444 },
2222                 { 0x06, 0x02ae },
2223                 { 0x06, 0x4da5 },
2224                 { 0x06, 0xaaaa },
2225                 { 0x06, 0x02ae },
2226                 { 0x06, 0x47af },
2227                 { 0x06, 0x81c2 },
2228                 { 0x06, 0xee83 },
2229                 { 0x06, 0x4e00 },
2230                 { 0x06, 0xee83 },
2231                 { 0x06, 0x4d0f },
2232                 { 0x06, 0xee83 },
2233                 { 0x06, 0x4c0f },
2234                 { 0x06, 0xee83 },
2235                 { 0x06, 0x4f00 },
2236                 { 0x06, 0xee83 },
2237                 { 0x06, 0x5100 },
2238                 { 0x06, 0xee83 },
2239                 { 0x06, 0x4aff },
2240                 { 0x06, 0xee83 },
2241                 { 0x06, 0x4bff },
2242                 { 0x06, 0xe083 },
2243                 { 0x06, 0x30e1 },
2244                 { 0x06, 0x8331 },
2245                 { 0x06, 0x58fe },
2246                 { 0x06, 0xe4f8 },
2247                 { 0x06, 0x8ae5 },
2248                 { 0x06, 0xf88b },
2249                 { 0x06, 0xe083 },
2250                 { 0x06, 0x32e1 },
2251                 { 0x06, 0x8333 },
2252                 { 0x06, 0x590f },
2253                 { 0x06, 0xe283 },
2254                 { 0x06, 0x4d0c },
2255                 { 0x06, 0x245a },
2256                 { 0x06, 0xf01e },
2257                 { 0x06, 0x12e4 },
2258                 { 0x06, 0xf88c },
2259                 { 0x06, 0xe5f8 },
2260                 { 0x06, 0x8daf },
2261                 { 0x06, 0x81c2 },
2262                 { 0x06, 0xe083 },
2263                 { 0x06, 0x4f10 },
2264                 { 0x06, 0xe483 },
2265                 { 0x06, 0x4fe0 },
2266                 { 0x06, 0x834e },
2267                 { 0x06, 0x7800 },
2268                 { 0x06, 0x9f0a },
2269                 { 0x06, 0xe083 },
2270                 { 0x06, 0x4fa0 },
2271                 { 0x06, 0x10a5 },
2272                 { 0x06, 0xee83 },
2273                 { 0x06, 0x4e01 },
2274                 { 0x06, 0xe083 },
2275                 { 0x06, 0x4e78 },
2276                 { 0x06, 0x059e },
2277                 { 0x06, 0x9ae0 },
2278                 { 0x06, 0x834e },
2279                 { 0x06, 0x7804 },
2280                 { 0x06, 0x9e10 },
2281                 { 0x06, 0xe083 },
2282                 { 0x06, 0x4e78 },
2283                 { 0x06, 0x039e },
2284                 { 0x06, 0x0fe0 },
2285                 { 0x06, 0x834e },
2286                 { 0x06, 0x7801 },
2287                 { 0x06, 0x9e05 },
2288                 { 0x06, 0xae0c },
2289                 { 0x06, 0xaf81 },
2290                 { 0x06, 0xa7af },
2291                 { 0x06, 0x8152 },
2292                 { 0x06, 0xaf81 },
2293                 { 0x06, 0x8baf },
2294                 { 0x06, 0x81c2 },
2295                 { 0x06, 0xee83 },
2296                 { 0x06, 0x4800 },
2297                 { 0x06, 0xee83 },
2298                 { 0x06, 0x4900 },
2299                 { 0x06, 0xe083 },
2300                 { 0x06, 0x5110 },
2301                 { 0x06, 0xe483 },
2302                 { 0x06, 0x5158 },
2303                 { 0x06, 0x019f },
2304                 { 0x06, 0xead0 },
2305                 { 0x06, 0x00d1 },
2306                 { 0x06, 0x801f },
2307                 { 0x06, 0x66e2 },
2308                 { 0x06, 0xf8ea },
2309                 { 0x06, 0xe3f8 },
2310                 { 0x06, 0xeb5a },
2311                 { 0x06, 0xf81e },
2312                 { 0x06, 0x20e6 },
2313                 { 0x06, 0xf8ea },
2314                 { 0x06, 0xe5f8 },
2315                 { 0x06, 0xebd3 },
2316                 { 0x06, 0x02b3 },
2317                 { 0x06, 0xfee2 },
2318                 { 0x06, 0xf87c },
2319                 { 0x06, 0xef32 },
2320                 { 0x06, 0x5b80 },
2321                 { 0x06, 0xe3f8 },
2322                 { 0x06, 0x7d9e },
2323                 { 0x06, 0x037d },
2324                 { 0x06, 0xffff },
2325                 { 0x06, 0x0d58 },
2326                 { 0x06, 0x1c55 },
2327                 { 0x06, 0x1a65 },
2328                 { 0x06, 0x11a1 },
2329                 { 0x06, 0x90d3 },
2330                 { 0x06, 0xe283 },
2331                 { 0x06, 0x48e3 },
2332                 { 0x06, 0x8349 },
2333                 { 0x06, 0x1b56 },
2334                 { 0x06, 0xab08 },
2335                 { 0x06, 0xef56 },
2336                 { 0x06, 0xe683 },
2337                 { 0x06, 0x48e7 },
2338                 { 0x06, 0x8349 },
2339                 { 0x06, 0x10d1 },
2340                 { 0x06, 0x801f },
2341                 { 0x06, 0x66a0 },
2342                 { 0x06, 0x04b9 },
2343                 { 0x06, 0xe283 },
2344                 { 0x06, 0x48e3 },
2345                 { 0x06, 0x8349 },
2346                 { 0x06, 0xef65 },
2347                 { 0x06, 0xe283 },
2348                 { 0x06, 0x4ae3 },
2349                 { 0x06, 0x834b },
2350                 { 0x06, 0x1b56 },
2351                 { 0x06, 0xaa0e },
2352                 { 0x06, 0xef56 },
2353                 { 0x06, 0xe683 },
2354                 { 0x06, 0x4ae7 },
2355                 { 0x06, 0x834b },
2356                 { 0x06, 0xe283 },
2357                 { 0x06, 0x4de6 },
2358                 { 0x06, 0x834c },
2359                 { 0x06, 0xe083 },
2360                 { 0x06, 0x4da0 },
2361                 { 0x06, 0x000c },
2362                 { 0x06, 0xaf81 },
2363                 { 0x06, 0x8be0 },
2364                 { 0x06, 0x834d },
2365                 { 0x06, 0x10e4 },
2366                 { 0x06, 0x834d },
2367                 { 0x06, 0xae04 },
2368                 { 0x06, 0x80e4 },
2369                 { 0x06, 0x834d },
2370                 { 0x06, 0xe083 },
2371                 { 0x06, 0x4e78 },
2372                 { 0x06, 0x039e },
2373                 { 0x06, 0x0be0 },
2374                 { 0x06, 0x834e },
2375                 { 0x06, 0x7804 },
2376                 { 0x06, 0x9e04 },
2377                 { 0x06, 0xee83 },
2378                 { 0x06, 0x4e02 },
2379                 { 0x06, 0xe083 },
2380                 { 0x06, 0x32e1 },
2381                 { 0x06, 0x8333 },
2382                 { 0x06, 0x590f },
2383                 { 0x06, 0xe283 },
2384                 { 0x06, 0x4d0c },
2385                 { 0x06, 0x245a },
2386                 { 0x06, 0xf01e },
2387                 { 0x06, 0x12e4 },
2388                 { 0x06, 0xf88c },
2389                 { 0x06, 0xe5f8 },
2390                 { 0x06, 0x8de0 },
2391                 { 0x06, 0x8330 },
2392                 { 0x06, 0xe183 },
2393                 { 0x06, 0x3168 },
2394                 { 0x06, 0x01e4 },
2395                 { 0x06, 0xf88a },
2396                 { 0x06, 0xe5f8 },
2397                 { 0x06, 0x8bae },
2398                 { 0x06, 0x37ee },
2399                 { 0x06, 0x834e },
2400                 { 0x06, 0x03e0 },
2401                 { 0x06, 0x834c },
2402                 { 0x06, 0xe183 },
2403                 { 0x06, 0x4d1b },
2404                 { 0x06, 0x019e },
2405                 { 0x06, 0x04aa },
2406                 { 0x06, 0xa1ae },
2407                 { 0x06, 0xa8ee },
2408                 { 0x06, 0x834e },
2409                 { 0x06, 0x04ee },
2410                 { 0x06, 0x834f },
2411                 { 0x06, 0x00ae },
2412                 { 0x06, 0xabe0 },
2413                 { 0x06, 0x834f },
2414                 { 0x06, 0x7803 },
2415                 { 0x06, 0x9f14 },
2416                 { 0x06, 0xee83 },
2417                 { 0x06, 0x4e05 },
2418                 { 0x06, 0xd240 },
2419                 { 0x06, 0xd655 },
2420                 { 0x06, 0x5402 },
2421                 { 0x06, 0x81c6 },
2422                 { 0x06, 0xd2a0 },
2423                 { 0x06, 0xd6ba },
2424                 { 0x06, 0x0002 },
2425                 { 0x06, 0x81c6 },
2426                 { 0x06, 0xfefd },
2427                 { 0x06, 0xfc05 },
2428                 { 0x06, 0xf8e0 },
2429                 { 0x06, 0xf860 },
2430                 { 0x06, 0xe1f8 },
2431                 { 0x06, 0x6168 },
2432                 { 0x06, 0x02e4 },
2433                 { 0x06, 0xf860 },
2434                 { 0x06, 0xe5f8 },
2435                 { 0x06, 0x61e0 },
2436                 { 0x06, 0xf848 },
2437                 { 0x06, 0xe1f8 },
2438                 { 0x06, 0x4958 },
2439                 { 0x06, 0x0f1e },
2440                 { 0x06, 0x02e4 },
2441                 { 0x06, 0xf848 },
2442                 { 0x06, 0xe5f8 },
2443                 { 0x06, 0x49d0 },
2444                 { 0x06, 0x0002 },
2445                 { 0x06, 0x820a },
2446                 { 0x06, 0xbf83 },
2447                 { 0x06, 0x50ef },
2448                 { 0x06, 0x46dc },
2449                 { 0x06, 0x19dd },
2450                 { 0x06, 0xd001 },
2451                 { 0x06, 0x0282 },
2452                 { 0x06, 0x0a02 },
2453                 { 0x06, 0x8226 },
2454                 { 0x06, 0xe0f8 },
2455                 { 0x06, 0x60e1 },
2456                 { 0x06, 0xf861 },
2457                 { 0x06, 0x58fd },
2458                 { 0x06, 0xe4f8 },
2459                 { 0x06, 0x60e5 },
2460                 { 0x06, 0xf861 },
2461                 { 0x06, 0xfc04 },
2462                 { 0x06, 0xf9fa },
2463                 { 0x06, 0xfbc6 },
2464                 { 0x06, 0xbff8 },
2465                 { 0x06, 0x40be },
2466                 { 0x06, 0x8350 },
2467                 { 0x06, 0xa001 },
2468                 { 0x06, 0x0107 },
2469                 { 0x06, 0x1b89 },
2470                 { 0x06, 0xcfd2 },
2471                 { 0x06, 0x08eb },
2472                 { 0x06, 0xdb19 },
2473                 { 0x06, 0xb2fb },
2474                 { 0x06, 0xfffe },
2475                 { 0x06, 0xfd04 },
2476                 { 0x06, 0xf8e0 },
2477                 { 0x06, 0xf848 },
2478                 { 0x06, 0xe1f8 },
2479                 { 0x06, 0x4968 },
2480                 { 0x06, 0x08e4 },
2481                 { 0x06, 0xf848 },
2482                 { 0x06, 0xe5f8 },
2483                 { 0x06, 0x4958 },
2484                 { 0x06, 0xf7e4 },
2485                 { 0x06, 0xf848 },
2486                 { 0x06, 0xe5f8 },
2487                 { 0x06, 0x49fc },
2488                 { 0x06, 0x044d },
2489                 { 0x06, 0x2000 },
2490                 { 0x06, 0x024e },
2491                 { 0x06, 0x2200 },
2492                 { 0x06, 0x024d },
2493                 { 0x06, 0xdfff },
2494                 { 0x06, 0x014e },
2495                 { 0x06, 0xddff },
2496                 { 0x06, 0x0100 },
2497                 { 0x05, 0x83d8 },
2498                 { 0x06, 0x8000 },
2499                 { 0x03, 0xdc00 },
2500                 { 0x05, 0xfff6 },
2501                 { 0x06, 0x00fc },
2502                 { 0x1f, 0x0000 },
2503
2504                 { 0x1f, 0x0000 },
2505                 { 0x0d, 0xf880 },
2506                 { 0x1f, 0x0000 }
2507         };
2508
2509         rtl_phy_write(ioaddr, phy_reg_init_0, ARRAY_SIZE(phy_reg_init_0));
2510
2511         if (rtl8168d_efuse_read(ioaddr, 0x01) == 0xb1) {
2512                 static const struct phy_reg phy_reg_init[] = {
2513                         { 0x1f, 0x0002 },
2514                         { 0x05, 0x669a },
2515                         { 0x1f, 0x0005 },
2516                         { 0x05, 0x8330 },
2517                         { 0x06, 0x669a },
2518
2519                         { 0x1f, 0x0002 }
2520                 };
2521                 int val;
2522
2523                 rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
2524
2525                 val = mdio_read(ioaddr, 0x0d);
2526                 if ((val & 0x00ff) != 0x006c) {
2527                         u32 set[] = {
2528                                 0x0065, 0x0066, 0x0067, 0x0068,
2529                                 0x0069, 0x006a, 0x006b, 0x006c
2530                         };
2531                         int i;
2532
2533                         mdio_write(ioaddr, 0x1f, 0x0002);
2534
2535                         val &= 0xff00;
2536                         for (i = 0; i < ARRAY_SIZE(set); i++)
2537                                 mdio_write(ioaddr, 0x0d, val | set[i]);
2538                 }
2539         } else {
2540                 static const struct phy_reg phy_reg_init[] = {
2541                         { 0x1f, 0x0002 },
2542                         { 0x05, 0x2642 },
2543                         { 0x1f, 0x0005 },
2544                         { 0x05, 0x8330 },
2545                         { 0x06, 0x2642 }
2546                 };
2547
2548                 rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
2549         }
2550
2551         mdio_write(ioaddr, 0x1f, 0x0002);
2552         mdio_plus_minus(ioaddr, 0x02, 0x0100, 0x0600);
2553         mdio_plus_minus(ioaddr, 0x03, 0x0000, 0xe000);
2554
2555         mdio_write(ioaddr, 0x1f, 0x0001);
2556         mdio_write(ioaddr, 0x17, 0x0cc0);
2557
2558         mdio_write(ioaddr, 0x1f, 0x0002);
2559         mdio_patch(ioaddr, 0x0f, 0x0017);
2560
2561         rtl_phy_write(ioaddr, phy_reg_init_1, ARRAY_SIZE(phy_reg_init_1));
2562 }
2563
2564 static void rtl8168d_3_hw_phy_config(void __iomem *ioaddr)
2565 {
2566         static const struct phy_reg phy_reg_init[] = {
2567                 { 0x1f, 0x0002 },
2568                 { 0x10, 0x0008 },
2569                 { 0x0d, 0x006c },
2570
2571                 { 0x1f, 0x0000 },
2572                 { 0x0d, 0xf880 },
2573
2574                 { 0x1f, 0x0001 },
2575                 { 0x17, 0x0cc0 },
2576
2577                 { 0x1f, 0x0001 },
2578                 { 0x0b, 0xa4d8 },
2579                 { 0x09, 0x281c },
2580                 { 0x07, 0x2883 },
2581                 { 0x0a, 0x6b35 },
2582                 { 0x1d, 0x3da4 },
2583                 { 0x1c, 0xeffd },
2584                 { 0x14, 0x7f52 },
2585                 { 0x18, 0x7fc6 },
2586                 { 0x08, 0x0601 },
2587                 { 0x06, 0x4063 },
2588                 { 0x10, 0xf074 },
2589                 { 0x1f, 0x0003 },
2590                 { 0x13, 0x0789 },
2591                 { 0x12, 0xf4bd },
2592                 { 0x1a, 0x04fd },
2593                 { 0x14, 0x84b0 },
2594                 { 0x1f, 0x0000 },
2595                 { 0x00, 0x9200 },
2596
2597                 { 0x1f, 0x0005 },
2598                 { 0x01, 0x0340 },
2599                 { 0x1f, 0x0001 },
2600                 { 0x04, 0x4000 },
2601                 { 0x03, 0x1d21 },
2602                 { 0x02, 0x0c32 },
2603                 { 0x01, 0x0200 },
2604                 { 0x00, 0x5554 },
2605                 { 0x04, 0x4800 },
2606                 { 0x04, 0x4000 },
2607                 { 0x04, 0xf000 },
2608                 { 0x03, 0xdf01 },
2609                 { 0x02, 0xdf20 },
2610                 { 0x01, 0x101a },
2611                 { 0x00, 0xa0ff },
2612                 { 0x04, 0xf800 },
2613                 { 0x04, 0xf000 },
2614                 { 0x1f, 0x0000 },
2615
2616                 { 0x1f, 0x0007 },
2617                 { 0x1e, 0x0023 },
2618                 { 0x16, 0x0000 },
2619                 { 0x1f, 0x0000 }
2620         };
2621
2622         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
2623 }
2624
2625 static void rtl8102e_hw_phy_config(void __iomem *ioaddr)
2626 {
2627         static const struct phy_reg phy_reg_init[] = {
2628                 { 0x1f, 0x0003 },
2629                 { 0x08, 0x441d },
2630                 { 0x01, 0x9100 },
2631                 { 0x1f, 0x0000 }
2632         };
2633
2634         mdio_write(ioaddr, 0x1f, 0x0000);
2635         mdio_patch(ioaddr, 0x11, 1 << 12);
2636         mdio_patch(ioaddr, 0x19, 1 << 13);
2637         mdio_patch(ioaddr, 0x10, 1 << 15);
2638
2639         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
2640 }
2641
2642 static void rtl_hw_phy_config(struct net_device *dev)
2643 {
2644         struct rtl8169_private *tp = netdev_priv(dev);
2645         void __iomem *ioaddr = tp->mmio_addr;
2646
2647         rtl8169_print_mac_version(tp);
2648
2649         switch (tp->mac_version) {
2650         case RTL_GIGA_MAC_VER_01:
2651                 break;
2652         case RTL_GIGA_MAC_VER_02:
2653         case RTL_GIGA_MAC_VER_03:
2654                 rtl8169s_hw_phy_config(ioaddr);
2655                 break;
2656         case RTL_GIGA_MAC_VER_04:
2657                 rtl8169sb_hw_phy_config(ioaddr);
2658                 break;
2659         case RTL_GIGA_MAC_VER_05:
2660                 rtl8169scd_hw_phy_config(tp, ioaddr);
2661                 break;
2662         case RTL_GIGA_MAC_VER_06:
2663                 rtl8169sce_hw_phy_config(ioaddr);
2664                 break;
2665         case RTL_GIGA_MAC_VER_07:
2666         case RTL_GIGA_MAC_VER_08:
2667         case RTL_GIGA_MAC_VER_09:
2668                 rtl8102e_hw_phy_config(ioaddr);
2669                 break;
2670         case RTL_GIGA_MAC_VER_11:
2671                 rtl8168bb_hw_phy_config(ioaddr);
2672                 break;
2673         case RTL_GIGA_MAC_VER_12:
2674                 rtl8168bef_hw_phy_config(ioaddr);
2675                 break;
2676         case RTL_GIGA_MAC_VER_17:
2677                 rtl8168bef_hw_phy_config(ioaddr);
2678                 break;
2679         case RTL_GIGA_MAC_VER_18:
2680                 rtl8168cp_1_hw_phy_config(ioaddr);
2681                 break;
2682         case RTL_GIGA_MAC_VER_19:
2683                 rtl8168c_1_hw_phy_config(ioaddr);
2684                 break;
2685         case RTL_GIGA_MAC_VER_20:
2686                 rtl8168c_2_hw_phy_config(ioaddr);
2687                 break;
2688         case RTL_GIGA_MAC_VER_21:
2689                 rtl8168c_3_hw_phy_config(ioaddr);
2690                 break;
2691         case RTL_GIGA_MAC_VER_22:
2692                 rtl8168c_4_hw_phy_config(ioaddr);
2693                 break;
2694         case RTL_GIGA_MAC_VER_23:
2695         case RTL_GIGA_MAC_VER_24:
2696                 rtl8168cp_2_hw_phy_config(ioaddr);
2697                 break;
2698         case RTL_GIGA_MAC_VER_25:
2699                 rtl8168d_1_hw_phy_config(ioaddr);
2700                 break;
2701         case RTL_GIGA_MAC_VER_26:
2702                 rtl8168d_2_hw_phy_config(ioaddr);
2703                 break;
2704         case RTL_GIGA_MAC_VER_27:
2705                 rtl8168d_3_hw_phy_config(ioaddr);
2706                 break;
2707
2708         default:
2709                 break;
2710         }
2711 }
2712
2713 static void rtl8169_phy_timer(unsigned long __opaque)
2714 {
2715         struct net_device *dev = (struct net_device *)__opaque;
2716         struct rtl8169_private *tp = netdev_priv(dev);
2717         struct timer_list *timer = &tp->timer;
2718         void __iomem *ioaddr = tp->mmio_addr;
2719         unsigned long timeout = RTL8169_PHY_TIMEOUT;
2720
2721         assert(tp->mac_version > RTL_GIGA_MAC_VER_01);
2722
2723         if (!(tp->phy_1000_ctrl_reg & ADVERTISE_1000FULL))
2724                 return;
2725
2726         spin_lock_irq(&tp->lock);
2727
2728         if (tp->phy_reset_pending(ioaddr)) {
2729                 /*
2730                  * A busy loop could burn quite a few cycles on nowadays CPU.
2731                  * Let's delay the execution of the timer for a few ticks.
2732                  */
2733                 timeout = HZ/10;
2734                 goto out_mod_timer;
2735         }
2736
2737         if (tp->link_ok(ioaddr))
2738                 goto out_unlock;
2739
2740         netif_warn(tp, link, dev, "PHY reset until link up\n");
2741
2742         tp->phy_reset_enable(ioaddr);
2743
2744 out_mod_timer:
2745         mod_timer(timer, jiffies + timeout);
2746 out_unlock:
2747         spin_unlock_irq(&tp->lock);
2748 }
2749
2750 static inline void rtl8169_delete_timer(struct net_device *dev)
2751 {
2752         struct rtl8169_private *tp = netdev_priv(dev);
2753         struct timer_list *timer = &tp->timer;
2754
2755         if (tp->mac_version <= RTL_GIGA_MAC_VER_01)
2756                 return;
2757
2758         del_timer_sync(timer);
2759 }
2760
2761 static inline void rtl8169_request_timer(struct net_device *dev)
2762 {
2763         struct rtl8169_private *tp = netdev_priv(dev);
2764         struct timer_list *timer = &tp->timer;
2765
2766         if (tp->mac_version <= RTL_GIGA_MAC_VER_01)
2767                 return;
2768
2769         mod_timer(timer, jiffies + RTL8169_PHY_TIMEOUT);
2770 }
2771
2772 #ifdef CONFIG_NET_POLL_CONTROLLER
2773 /*
2774  * Polling 'interrupt' - used by things like netconsole to send skbs
2775  * without having to re-enable interrupts. It's not called while
2776  * the interrupt routine is executing.
2777  */
2778 static void rtl8169_netpoll(struct net_device *dev)
2779 {
2780         struct rtl8169_private *tp = netdev_priv(dev);
2781         struct pci_dev *pdev = tp->pci_dev;
2782
2783         disable_irq(pdev->irq);
2784         rtl8169_interrupt(pdev->irq, dev);
2785         enable_irq(pdev->irq);
2786 }
2787 #endif
2788
2789 static void rtl8169_release_board(struct pci_dev *pdev, struct net_device *dev,
2790                                   void __iomem *ioaddr)
2791 {
2792         iounmap(ioaddr);
2793         pci_release_regions(pdev);
2794         pci_clear_mwi(pdev);
2795         pci_disable_device(pdev);
2796         free_netdev(dev);
2797 }
2798
2799 static void rtl8169_phy_reset(struct net_device *dev,
2800                               struct rtl8169_private *tp)
2801 {
2802         void __iomem *ioaddr = tp->mmio_addr;
2803         unsigned int i;
2804
2805         tp->phy_reset_enable(ioaddr);
2806         for (i = 0; i < 100; i++) {
2807                 if (!tp->phy_reset_pending(ioaddr))
2808                         return;
2809                 msleep(1);
2810         }
2811         netif_err(tp, link, dev, "PHY reset failed\n");
2812 }
2813
2814 static void rtl8169_init_phy(struct net_device *dev, struct rtl8169_private *tp)
2815 {
2816         void __iomem *ioaddr = tp->mmio_addr;
2817
2818         rtl_hw_phy_config(dev);
2819
2820         if (tp->mac_version <= RTL_GIGA_MAC_VER_06) {
2821                 dprintk("Set MAC Reg C+CR Offset 0x82h = 0x01h\n");
2822                 RTL_W8(0x82, 0x01);
2823         }
2824
2825         pci_write_config_byte(tp->pci_dev, PCI_LATENCY_TIMER, 0x40);
2826
2827         if (tp->mac_version <= RTL_GIGA_MAC_VER_06)
2828                 pci_write_config_byte(tp->pci_dev, PCI_CACHE_LINE_SIZE, 0x08);
2829
2830         if (tp->mac_version == RTL_GIGA_MAC_VER_02) {
2831                 dprintk("Set MAC Reg C+CR Offset 0x82h = 0x01h\n");
2832                 RTL_W8(0x82, 0x01);
2833                 dprintk("Set PHY Reg 0x0bh = 0x00h\n");
2834                 mdio_write(ioaddr, 0x0b, 0x0000); //w 0x0b 15 0 0
2835         }
2836
2837         rtl8169_phy_reset(dev, tp);
2838
2839         /*
2840          * rtl8169_set_speed_xmii takes good care of the Fast Ethernet
2841          * only 8101. Don't panic.
2842          */
2843         rtl8169_set_speed(dev, AUTONEG_ENABLE, SPEED_1000, DUPLEX_FULL);
2844
2845         if (RTL_R8(PHYstatus) & TBI_Enable)
2846                 netif_info(tp, link, dev, "TBI auto-negotiating\n");
2847 }
2848
2849 static void rtl_rar_set(struct rtl8169_private *tp, u8 *addr)
2850 {
2851         void __iomem *ioaddr = tp->mmio_addr;
2852         u32 high;
2853         u32 low;
2854
2855         low  = addr[0] | (addr[1] << 8) | (addr[2] << 16) | (addr[3] << 24);
2856         high = addr[4] | (addr[5] << 8);
2857
2858         spin_lock_irq(&tp->lock);
2859
2860         RTL_W8(Cfg9346, Cfg9346_Unlock);
2861
2862         RTL_W32(MAC4, high);
2863         RTL_R32(MAC4);
2864
2865         RTL_W32(MAC0, low);
2866         RTL_R32(MAC0);
2867
2868         RTL_W8(Cfg9346, Cfg9346_Lock);
2869
2870         spin_unlock_irq(&tp->lock);
2871 }
2872
2873 static int rtl_set_mac_address(struct net_device *dev, void *p)
2874 {
2875         struct rtl8169_private *tp = netdev_priv(dev);
2876         struct sockaddr *addr = p;
2877
2878         if (!is_valid_ether_addr(addr->sa_data))
2879                 return -EADDRNOTAVAIL;
2880
2881         memcpy(dev->dev_addr, addr->sa_data, dev->addr_len);
2882
2883         rtl_rar_set(tp, dev->dev_addr);
2884
2885         return 0;
2886 }
2887
2888 static int rtl8169_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
2889 {
2890         struct rtl8169_private *tp = netdev_priv(dev);
2891         struct mii_ioctl_data *data = if_mii(ifr);
2892
2893         return netif_running(dev) ? tp->do_ioctl(tp, data, cmd) : -ENODEV;
2894 }
2895
2896 static int rtl_xmii_ioctl(struct rtl8169_private *tp, struct mii_ioctl_data *data, int cmd)
2897 {
2898         switch (cmd) {
2899         case SIOCGMIIPHY:
2900                 data->phy_id = 32; /* Internal PHY */
2901                 return 0;
2902
2903         case SIOCGMIIREG:
2904                 data->val_out = mdio_read(tp->mmio_addr, data->reg_num & 0x1f);
2905                 return 0;
2906
2907         case SIOCSMIIREG:
2908                 mdio_write(tp->mmio_addr, data->reg_num & 0x1f, data->val_in);
2909                 return 0;
2910         }
2911         return -EOPNOTSUPP;
2912 }
2913
2914 static int rtl_tbi_ioctl(struct rtl8169_private *tp, struct mii_ioctl_data *data, int cmd)
2915 {
2916         return -EOPNOTSUPP;
2917 }
2918
2919 static const struct rtl_cfg_info {
2920         void (*hw_start)(struct net_device *);
2921         unsigned int region;
2922         unsigned int align;
2923         u16 intr_event;
2924         u16 napi_event;
2925         unsigned features;
2926         u8 default_ver;
2927 } rtl_cfg_infos [] = {
2928         [RTL_CFG_0] = {
2929                 .hw_start       = rtl_hw_start_8169,
2930                 .region         = 1,
2931                 .align          = 0,
2932                 .intr_event     = SYSErr | LinkChg | RxOverflow |
2933                                   RxFIFOOver | TxErr | TxOK | RxOK | RxErr,
2934                 .napi_event     = RxFIFOOver | TxErr | TxOK | RxOK | RxOverflow,
2935                 .features       = RTL_FEATURE_GMII,
2936                 .default_ver    = RTL_GIGA_MAC_VER_01,
2937         },
2938         [RTL_CFG_1] = {
2939                 .hw_start       = rtl_hw_start_8168,
2940                 .region         = 2,
2941                 .align          = 8,
2942                 .intr_event     = SYSErr | RxFIFOOver | LinkChg | RxOverflow |
2943                                   TxErr | TxOK | RxOK | RxErr,
2944                 .napi_event     = TxErr | TxOK | RxOK | RxOverflow,
2945                 .features       = RTL_FEATURE_GMII | RTL_FEATURE_MSI,
2946                 .default_ver    = RTL_GIGA_MAC_VER_11,
2947         },
2948         [RTL_CFG_2] = {
2949                 .hw_start       = rtl_hw_start_8101,
2950                 .region         = 2,
2951                 .align          = 8,
2952                 .intr_event     = SYSErr | LinkChg | RxOverflow | PCSTimeout |
2953                                   RxFIFOOver | TxErr | TxOK | RxOK | RxErr,
2954                 .napi_event     = RxFIFOOver | TxErr | TxOK | RxOK | RxOverflow,
2955                 .features       = RTL_FEATURE_MSI,
2956                 .default_ver    = RTL_GIGA_MAC_VER_13,
2957         }
2958 };
2959
2960 /* Cfg9346_Unlock assumed. */
2961 static unsigned rtl_try_msi(struct pci_dev *pdev, void __iomem *ioaddr,
2962                             const struct rtl_cfg_info *cfg)
2963 {
2964         unsigned msi = 0;
2965         u8 cfg2;
2966
2967         cfg2 = RTL_R8(Config2) & ~MSIEnable;
2968         if (cfg->features & RTL_FEATURE_MSI) {
2969                 if (pci_enable_msi(pdev)) {
2970                         dev_info(&pdev->dev, "no MSI. Back to INTx.\n");
2971                 } else {
2972                         cfg2 |= MSIEnable;
2973                         msi = RTL_FEATURE_MSI;
2974                 }
2975         }
2976         RTL_W8(Config2, cfg2);
2977         return msi;
2978 }
2979
2980 static void rtl_disable_msi(struct pci_dev *pdev, struct rtl8169_private *tp)
2981 {
2982         if (tp->features & RTL_FEATURE_MSI) {
2983                 pci_disable_msi(pdev);
2984                 tp->features &= ~RTL_FEATURE_MSI;
2985         }
2986 }
2987
2988 static const struct net_device_ops rtl8169_netdev_ops = {
2989         .ndo_open               = rtl8169_open,
2990         .ndo_stop               = rtl8169_close,
2991         .ndo_get_stats          = rtl8169_get_stats,
2992         .ndo_start_xmit         = rtl8169_start_xmit,
2993         .ndo_tx_timeout         = rtl8169_tx_timeout,
2994         .ndo_validate_addr      = eth_validate_addr,
2995         .ndo_change_mtu         = rtl8169_change_mtu,
2996         .ndo_set_mac_address    = rtl_set_mac_address,
2997         .ndo_do_ioctl           = rtl8169_ioctl,
2998         .ndo_set_multicast_list = rtl_set_rx_mode,
2999 #ifdef CONFIG_R8169_VLAN
3000         .ndo_vlan_rx_register   = rtl8169_vlan_rx_register,
3001 #endif
3002 #ifdef CONFIG_NET_POLL_CONTROLLER
3003         .ndo_poll_controller    = rtl8169_netpoll,
3004 #endif
3005
3006 };
3007
3008 static int __devinit
3009 rtl8169_init_one(struct pci_dev *pdev, const struct pci_device_id *ent)
3010 {
3011         const struct rtl_cfg_info *cfg = rtl_cfg_infos + ent->driver_data;
3012         const unsigned int region = cfg->region;
3013         struct rtl8169_private *tp;
3014         struct mii_if_info *mii;
3015         struct net_device *dev;
3016         void __iomem *ioaddr;
3017         unsigned int i;
3018         int rc;
3019
3020         if (netif_msg_drv(&debug)) {
3021                 printk(KERN_INFO "%s Gigabit Ethernet driver %s loaded\n",
3022                        MODULENAME, RTL8169_VERSION);
3023         }
3024
3025         dev = alloc_etherdev(sizeof (*tp));
3026         if (!dev) {
3027                 if (netif_msg_drv(&debug))
3028                         dev_err(&pdev->dev, "unable to alloc new ethernet\n");
3029                 rc = -ENOMEM;
3030                 goto out;
3031         }
3032
3033         SET_NETDEV_DEV(dev, &pdev->dev);
3034         dev->netdev_ops = &rtl8169_netdev_ops;
3035         tp = netdev_priv(dev);
3036         tp->dev = dev;
3037         tp->pci_dev = pdev;
3038         tp->msg_enable = netif_msg_init(debug.msg_enable, R8169_MSG_DEFAULT);
3039
3040         mii = &tp->mii;
3041         mii->dev = dev;
3042         mii->mdio_read = rtl_mdio_read;
3043         mii->mdio_write = rtl_mdio_write;
3044         mii->phy_id_mask = 0x1f;
3045         mii->reg_num_mask = 0x1f;
3046         mii->supports_gmii = !!(cfg->features & RTL_FEATURE_GMII);
3047
3048         /* enable device (incl. PCI PM wakeup and hotplug setup) */
3049         rc = pci_enable_device(pdev);
3050         if (rc < 0) {
3051                 netif_err(tp, probe, dev, "enable failure\n");
3052                 goto err_out_free_dev_1;
3053         }
3054
3055         if (pci_set_mwi(pdev) < 0)
3056                 netif_info(tp, probe, dev, "Mem-Wr-Inval unavailable\n");
3057
3058         /* make sure PCI base addr 1 is MMIO */
3059         if (!(pci_resource_flags(pdev, region) & IORESOURCE_MEM)) {
3060                 netif_err(tp, probe, dev,
3061                           "region #%d not an MMIO resource, aborting\n",
3062                           region);
3063                 rc = -ENODEV;
3064                 goto err_out_mwi_2;
3065         }
3066
3067         /* check for weird/broken PCI region reporting */
3068         if (pci_resource_len(pdev, region) < R8169_REGS_SIZE) {
3069                 netif_err(tp, probe, dev,
3070                           "Invalid PCI region size(s), aborting\n");
3071                 rc = -ENODEV;
3072                 goto err_out_mwi_2;
3073         }
3074
3075         rc = pci_request_regions(pdev, MODULENAME);
3076         if (rc < 0) {
3077                 netif_err(tp, probe, dev, "could not request regions\n");
3078                 goto err_out_mwi_2;
3079         }
3080
3081         tp->cp_cmd = PCIMulRW | RxChkSum;
3082
3083         if ((sizeof(dma_addr_t) > 4) &&
3084             !pci_set_dma_mask(pdev, DMA_BIT_MASK(64)) && use_dac) {
3085                 tp->cp_cmd |= PCIDAC;
3086                 dev->features |= NETIF_F_HIGHDMA;
3087         } else {
3088                 rc = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
3089                 if (rc < 0) {
3090                         netif_err(tp, probe, dev, "DMA configuration failed\n");
3091                         goto err_out_free_res_3;
3092                 }
3093         }
3094
3095         /* ioremap MMIO region */
3096         ioaddr = ioremap(pci_resource_start(pdev, region), R8169_REGS_SIZE);
3097         if (!ioaddr) {
3098                 netif_err(tp, probe, dev, "cannot remap MMIO, aborting\n");
3099                 rc = -EIO;
3100                 goto err_out_free_res_3;
3101         }
3102
3103         tp->pcie_cap = pci_find_capability(pdev, PCI_CAP_ID_EXP);
3104         if (!tp->pcie_cap)
3105                 netif_info(tp, probe, dev, "no PCI Express capability\n");
3106
3107         RTL_W16(IntrMask, 0x0000);
3108
3109         /* Soft reset the chip. */
3110         RTL_W8(ChipCmd, CmdReset);
3111
3112         /* Check that the chip has finished the reset. */
3113         for (i = 0; i < 100; i++) {
3114                 if ((RTL_R8(ChipCmd) & CmdReset) == 0)
3115                         break;
3116                 msleep_interruptible(1);
3117         }
3118
3119         RTL_W16(IntrStatus, 0xffff);
3120
3121         pci_set_master(pdev);
3122
3123         /* Identify chip attached to board */
3124         rtl8169_get_mac_version(tp, ioaddr);
3125
3126         /* Use appropriate default if unknown */
3127         if (tp->mac_version == RTL_GIGA_MAC_NONE) {
3128                 netif_notice(tp, probe, dev,
3129                              "unknown MAC, using family default\n");
3130                 tp->mac_version = cfg->default_ver;
3131         }
3132
3133         rtl8169_print_mac_version(tp);
3134
3135         for (i = 0; i < ARRAY_SIZE(rtl_chip_info); i++) {
3136                 if (tp->mac_version == rtl_chip_info[i].mac_version)
3137                         break;
3138         }
3139         if (i == ARRAY_SIZE(rtl_chip_info)) {
3140                 dev_err(&pdev->dev,
3141                         "driver bug, MAC version not found in rtl_chip_info\n");
3142                 goto err_out_msi_4;
3143         }
3144         tp->chipset = i;
3145
3146         RTL_W8(Cfg9346, Cfg9346_Unlock);
3147         RTL_W8(Config1, RTL_R8(Config1) | PMEnable);
3148         RTL_W8(Config5, RTL_R8(Config5) & PMEStatus);
3149         if ((RTL_R8(Config3) & (LinkUp | MagicPacket)) != 0)
3150                 tp->features |= RTL_FEATURE_WOL;
3151         if ((RTL_R8(Config5) & (UWF | BWF | MWF)) != 0)
3152                 tp->features |= RTL_FEATURE_WOL;
3153         tp->features |= rtl_try_msi(pdev, ioaddr, cfg);
3154         RTL_W8(Cfg9346, Cfg9346_Lock);
3155
3156         if ((tp->mac_version <= RTL_GIGA_MAC_VER_06) &&
3157             (RTL_R8(PHYstatus) & TBI_Enable)) {
3158                 tp->set_speed = rtl8169_set_speed_tbi;
3159                 tp->get_settings = rtl8169_gset_tbi;
3160                 tp->phy_reset_enable = rtl8169_tbi_reset_enable;
3161                 tp->phy_reset_pending = rtl8169_tbi_reset_pending;
3162                 tp->link_ok = rtl8169_tbi_link_ok;
3163                 tp->do_ioctl = rtl_tbi_ioctl;
3164
3165                 tp->phy_1000_ctrl_reg = ADVERTISE_1000FULL; /* Implied by TBI */
3166         } else {
3167                 tp->set_speed = rtl8169_set_speed_xmii;
3168                 tp->get_settings = rtl8169_gset_xmii;
3169                 tp->phy_reset_enable = rtl8169_xmii_reset_enable;
3170                 tp->phy_reset_pending = rtl8169_xmii_reset_pending;
3171                 tp->link_ok = rtl8169_xmii_link_ok;
3172                 tp->do_ioctl = rtl_xmii_ioctl;
3173         }
3174
3175         spin_lock_init(&tp->lock);
3176
3177         tp->mmio_addr = ioaddr;
3178
3179         /* Get MAC address */
3180         for (i = 0; i < MAC_ADDR_LEN; i++)
3181                 dev->dev_addr[i] = RTL_R8(MAC0 + i);
3182         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
3183
3184         SET_ETHTOOL_OPS(dev, &rtl8169_ethtool_ops);
3185         dev->watchdog_timeo = RTL8169_TX_TIMEOUT;
3186         dev->irq = pdev->irq;
3187         dev->base_addr = (unsigned long) ioaddr;
3188
3189         netif_napi_add(dev, &tp->napi, rtl8169_poll, R8169_NAPI_WEIGHT);
3190
3191 #ifdef CONFIG_R8169_VLAN
3192         dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
3193 #endif
3194         dev->features |= NETIF_F_GRO;
3195
3196         tp->intr_mask = 0xffff;
3197         tp->align = cfg->align;
3198         tp->hw_start = cfg->hw_start;
3199         tp->intr_event = cfg->intr_event;
3200         tp->napi_event = cfg->napi_event;
3201
3202         init_timer(&tp->timer);
3203         tp->timer.data = (unsigned long) dev;
3204         tp->timer.function = rtl8169_phy_timer;
3205
3206         rc = register_netdev(dev);
3207         if (rc < 0)
3208                 goto err_out_msi_4;
3209
3210         pci_set_drvdata(pdev, dev);
3211
3212         netif_info(tp, probe, dev, "%s at 0x%lx, %pM, XID %08x IRQ %d\n",
3213                    rtl_chip_info[tp->chipset].name,
3214                    dev->base_addr, dev->dev_addr,
3215                    (u32)(RTL_R32(TxConfig) & 0x9cf0f8ff), dev->irq);
3216
3217         rtl8169_init_phy(dev, tp);
3218
3219         /*
3220          * Pretend we are using VLANs; This bypasses a nasty bug where
3221          * Interrupts stop flowing on high load on 8110SCd controllers.
3222          */
3223         if (tp->mac_version == RTL_GIGA_MAC_VER_05)
3224                 RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) | RxVlan);
3225
3226         device_set_wakeup_enable(&pdev->dev, tp->features & RTL_FEATURE_WOL);
3227
3228         if (pci_dev_run_wake(pdev))
3229                 pm_runtime_put_noidle(&pdev->dev);
3230
3231 out:
3232         return rc;
3233
3234 err_out_msi_4:
3235         rtl_disable_msi(pdev, tp);
3236         iounmap(ioaddr);
3237 err_out_free_res_3:
3238         pci_release_regions(pdev);
3239 err_out_mwi_2:
3240         pci_clear_mwi(pdev);
3241         pci_disable_device(pdev);
3242 err_out_free_dev_1:
3243         free_netdev(dev);
3244         goto out;
3245 }
3246
3247 static void __devexit rtl8169_remove_one(struct pci_dev *pdev)
3248 {
3249         struct net_device *dev = pci_get_drvdata(pdev);
3250         struct rtl8169_private *tp = netdev_priv(dev);
3251
3252         flush_scheduled_work();
3253
3254         unregister_netdev(dev);
3255
3256         if (pci_dev_run_wake(pdev))
3257                 pm_runtime_get_noresume(&pdev->dev);
3258
3259         /* restore original MAC address */
3260         rtl_rar_set(tp, dev->perm_addr);
3261
3262         rtl_disable_msi(pdev, tp);
3263         rtl8169_release_board(pdev, dev, tp->mmio_addr);
3264         pci_set_drvdata(pdev, NULL);
3265 }
3266
3267 static void rtl8169_set_rxbufsize(struct rtl8169_private *tp,
3268                                   unsigned int mtu)
3269 {
3270         unsigned int max_frame = mtu + VLAN_ETH_HLEN + ETH_FCS_LEN;
3271
3272         if (max_frame != 16383)
3273                 printk(KERN_WARNING PFX "WARNING! Changing of MTU on this "
3274                         "NIC may lead to frame reception errors!\n");
3275
3276         tp->rx_buf_sz = (max_frame > RX_BUF_SIZE) ? max_frame : RX_BUF_SIZE;
3277 }
3278
3279 static int rtl8169_open(struct net_device *dev)
3280 {
3281         struct rtl8169_private *tp = netdev_priv(dev);
3282         struct pci_dev *pdev = tp->pci_dev;
3283         int retval = -ENOMEM;
3284
3285         pm_runtime_get_sync(&pdev->dev);
3286
3287         /*
3288          * Note that we use a magic value here, its wierd I know
3289          * its done because, some subset of rtl8169 hardware suffers from
3290          * a problem in which frames received that are longer than
3291          * the size set in RxMaxSize register return garbage sizes
3292          * when received.  To avoid this we need to turn off filtering,
3293          * which is done by setting a value of 16383 in the RxMaxSize register
3294          * and allocating 16k frames to handle the largest possible rx value
3295          * thats what the magic math below does.
3296          */
3297         rtl8169_set_rxbufsize(tp, 16383 - VLAN_ETH_HLEN - ETH_FCS_LEN);
3298
3299         /*
3300          * Rx and Tx desscriptors needs 256 bytes alignment.
3301          * pci_alloc_consistent provides more.
3302          */
3303         tp->TxDescArray = pci_alloc_consistent(pdev, R8169_TX_RING_BYTES,
3304                                                &tp->TxPhyAddr);
3305         if (!tp->TxDescArray)
3306                 goto err_pm_runtime_put;
3307
3308         tp->RxDescArray = pci_alloc_consistent(pdev, R8169_RX_RING_BYTES,
3309                                                &tp->RxPhyAddr);
3310         if (!tp->RxDescArray)
3311                 goto err_free_tx_0;
3312
3313         retval = rtl8169_init_ring(dev);
3314         if (retval < 0)
3315                 goto err_free_rx_1;
3316
3317         INIT_DELAYED_WORK(&tp->task, NULL);
3318
3319         smp_mb();
3320
3321         retval = request_irq(dev->irq, rtl8169_interrupt,
3322                              (tp->features & RTL_FEATURE_MSI) ? 0 : IRQF_SHARED,
3323                              dev->name, dev);
3324         if (retval < 0)
3325                 goto err_release_ring_2;
3326
3327         napi_enable(&tp->napi);
3328
3329         rtl_hw_start(dev);
3330
3331         rtl8169_request_timer(dev);
3332
3333         tp->saved_wolopts = 0;
3334         pm_runtime_put_noidle(&pdev->dev);
3335
3336         rtl8169_check_link_status(dev, tp, tp->mmio_addr);
3337 out:
3338         return retval;
3339
3340 err_release_ring_2:
3341         rtl8169_rx_clear(tp);
3342 err_free_rx_1:
3343         pci_free_consistent(pdev, R8169_RX_RING_BYTES, tp->RxDescArray,
3344                             tp->RxPhyAddr);
3345         tp->RxDescArray = NULL;
3346 err_free_tx_0:
3347         pci_free_consistent(pdev, R8169_TX_RING_BYTES, tp->TxDescArray,
3348                             tp->TxPhyAddr);
3349         tp->TxDescArray = NULL;
3350 err_pm_runtime_put:
3351         pm_runtime_put_noidle(&pdev->dev);
3352         goto out;
3353 }
3354
3355 static void rtl8169_hw_reset(void __iomem *ioaddr)
3356 {
3357         /* Disable interrupts */
3358         rtl8169_irq_mask_and_ack(ioaddr);
3359
3360         /* Reset the chipset */
3361         RTL_W8(ChipCmd, CmdReset);
3362
3363         /* PCI commit */
3364         RTL_R8(ChipCmd);
3365 }
3366
3367 static void rtl_set_rx_tx_config_registers(struct rtl8169_private *tp)
3368 {
3369         void __iomem *ioaddr = tp->mmio_addr;
3370         u32 cfg = rtl8169_rx_config;
3371
3372         cfg |= (RTL_R32(RxConfig) & rtl_chip_info[tp->chipset].RxConfigMask);
3373         RTL_W32(RxConfig, cfg);
3374
3375         /* Set DMA burst size and Interframe Gap Time */
3376         RTL_W32(TxConfig, (TX_DMA_BURST << TxDMAShift) |
3377                 (InterFrameGap << TxInterFrameGapShift));
3378 }
3379
3380 static void rtl_hw_start(struct net_device *dev)
3381 {
3382         struct rtl8169_private *tp = netdev_priv(dev);
3383         void __iomem *ioaddr = tp->mmio_addr;
3384         unsigned int i;
3385
3386         /* Soft reset the chip. */
3387         RTL_W8(ChipCmd, CmdReset);
3388
3389         /* Check that the chip has finished the reset. */
3390         for (i = 0; i < 100; i++) {
3391                 if ((RTL_R8(ChipCmd) & CmdReset) == 0)
3392                         break;
3393                 msleep_interruptible(1);
3394         }
3395
3396         tp->hw_start(dev);
3397
3398         netif_start_queue(dev);
3399 }
3400
3401
3402 static void rtl_set_rx_tx_desc_registers(struct rtl8169_private *tp,
3403                                          void __iomem *ioaddr)
3404 {
3405         /*
3406          * Magic spell: some iop3xx ARM board needs the TxDescAddrHigh
3407          * register to be written before TxDescAddrLow to work.
3408          * Switching from MMIO to I/O access fixes the issue as well.
3409          */
3410         RTL_W32(TxDescStartAddrHigh, ((u64) tp->TxPhyAddr) >> 32);
3411         RTL_W32(TxDescStartAddrLow, ((u64) tp->TxPhyAddr) & DMA_BIT_MASK(32));
3412         RTL_W32(RxDescAddrHigh, ((u64) tp->RxPhyAddr) >> 32);
3413         RTL_W32(RxDescAddrLow, ((u64) tp->RxPhyAddr) & DMA_BIT_MASK(32));
3414 }
3415
3416 static u16 rtl_rw_cpluscmd(void __iomem *ioaddr)
3417 {
3418         u16 cmd;
3419
3420         cmd = RTL_R16(CPlusCmd);
3421         RTL_W16(CPlusCmd, cmd);
3422         return cmd;
3423 }
3424
3425 static void rtl_set_rx_max_size(void __iomem *ioaddr, unsigned int rx_buf_sz)
3426 {
3427         /* Low hurts. Let's disable the filtering. */
3428         RTL_W16(RxMaxSize, rx_buf_sz + 1);
3429 }
3430
3431 static void rtl8169_set_magic_reg(void __iomem *ioaddr, unsigned mac_version)
3432 {
3433         static const struct {
3434                 u32 mac_version;
3435                 u32 clk;
3436                 u32 val;
3437         } cfg2_info [] = {
3438                 { RTL_GIGA_MAC_VER_05, PCI_Clock_33MHz, 0x000fff00 }, // 8110SCd
3439                 { RTL_GIGA_MAC_VER_05, PCI_Clock_66MHz, 0x000fffff },
3440                 { RTL_GIGA_MAC_VER_06, PCI_Clock_33MHz, 0x00ffff00 }, // 8110SCe
3441                 { RTL_GIGA_MAC_VER_06, PCI_Clock_66MHz, 0x00ffffff }
3442         }, *p = cfg2_info;
3443         unsigned int i;
3444         u32 clk;
3445
3446         clk = RTL_R8(Config2) & PCI_Clock_66MHz;
3447         for (i = 0; i < ARRAY_SIZE(cfg2_info); i++, p++) {
3448                 if ((p->mac_version == mac_version) && (p->clk == clk)) {
3449                         RTL_W32(0x7c, p->val);
3450                         break;
3451                 }
3452         }
3453 }
3454
3455 static void rtl_hw_start_8169(struct net_device *dev)
3456 {
3457         struct rtl8169_private *tp = netdev_priv(dev);
3458         void __iomem *ioaddr = tp->mmio_addr;
3459         struct pci_dev *pdev = tp->pci_dev;
3460
3461         if (tp->mac_version == RTL_GIGA_MAC_VER_05) {
3462                 RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) | PCIMulRW);
3463                 pci_write_config_byte(pdev, PCI_CACHE_LINE_SIZE, 0x08);
3464         }
3465
3466         RTL_W8(Cfg9346, Cfg9346_Unlock);
3467         if ((tp->mac_version == RTL_GIGA_MAC_VER_01) ||
3468             (tp->mac_version == RTL_GIGA_MAC_VER_02) ||
3469             (tp->mac_version == RTL_GIGA_MAC_VER_03) ||
3470             (tp->mac_version == RTL_GIGA_MAC_VER_04))
3471                 RTL_W8(ChipCmd, CmdTxEnb | CmdRxEnb);
3472
3473         RTL_W8(EarlyTxThres, EarlyTxThld);
3474
3475         rtl_set_rx_max_size(ioaddr, tp->rx_buf_sz);
3476
3477         if ((tp->mac_version == RTL_GIGA_MAC_VER_01) ||
3478             (tp->mac_version == RTL_GIGA_MAC_VER_02) ||
3479             (tp->mac_version == RTL_GIGA_MAC_VER_03) ||
3480             (tp->mac_version == RTL_GIGA_MAC_VER_04))
3481                 rtl_set_rx_tx_config_registers(tp);
3482
3483         tp->cp_cmd |= rtl_rw_cpluscmd(ioaddr) | PCIMulRW;
3484
3485         if ((tp->mac_version == RTL_GIGA_MAC_VER_02) ||
3486             (tp->mac_version == RTL_GIGA_MAC_VER_03)) {
3487                 dprintk("Set MAC Reg C+CR Offset 0xE0. "
3488                         "Bit-3 and bit-14 MUST be 1\n");
3489                 tp->cp_cmd |= (1 << 14);
3490         }
3491
3492         RTL_W16(CPlusCmd, tp->cp_cmd);
3493
3494         rtl8169_set_magic_reg(ioaddr, tp->mac_version);
3495
3496         /*
3497          * Undocumented corner. Supposedly:
3498          * (TxTimer << 12) | (TxPackets << 8) | (RxTimer << 4) | RxPackets
3499          */
3500         RTL_W16(IntrMitigate, 0x0000);
3501
3502         rtl_set_rx_tx_desc_registers(tp, ioaddr);
3503
3504         if ((tp->mac_version != RTL_GIGA_MAC_VER_01) &&
3505             (tp->mac_version != RTL_GIGA_MAC_VER_02) &&
3506             (tp->mac_version != RTL_GIGA_MAC_VER_03) &&
3507             (tp->mac_version != RTL_GIGA_MAC_VER_04)) {
3508                 RTL_W8(ChipCmd, CmdTxEnb | CmdRxEnb);
3509                 rtl_set_rx_tx_config_registers(tp);
3510         }
3511
3512         RTL_W8(Cfg9346, Cfg9346_Lock);
3513
3514         /* Initially a 10 us delay. Turned it into a PCI commit. - FR */
3515         RTL_R8(IntrMask);
3516
3517         RTL_W32(RxMissed, 0);
3518
3519         rtl_set_rx_mode(dev);
3520
3521         /* no early-rx interrupts */
3522         RTL_W16(MultiIntr, RTL_R16(MultiIntr) & 0xF000);
3523
3524         /* Enable all known interrupts by setting the interrupt mask. */
3525         RTL_W16(IntrMask, tp->intr_event);
3526 }
3527
3528 static void rtl_tx_performance_tweak(struct pci_dev *pdev, u16 force)
3529 {
3530         struct net_device *dev = pci_get_drvdata(pdev);
3531         struct rtl8169_private *tp = netdev_priv(dev);
3532         int cap = tp->pcie_cap;
3533
3534         if (cap) {
3535                 u16 ctl;
3536
3537                 pci_read_config_word(pdev, cap + PCI_EXP_DEVCTL, &ctl);
3538                 ctl = (ctl & ~PCI_EXP_DEVCTL_READRQ) | force;
3539                 pci_write_config_word(pdev, cap + PCI_EXP_DEVCTL, ctl);
3540         }
3541 }
3542
3543 static void rtl_csi_access_enable(void __iomem *ioaddr)
3544 {
3545         u32 csi;
3546
3547         csi = rtl_csi_read(ioaddr, 0x070c) & 0x00ffffff;
3548         rtl_csi_write(ioaddr, 0x070c, csi | 0x27000000);
3549 }
3550
3551 struct ephy_info {
3552         unsigned int offset;
3553         u16 mask;
3554         u16 bits;
3555 };
3556
3557 static void rtl_ephy_init(void __iomem *ioaddr, const struct ephy_info *e, int len)
3558 {
3559         u16 w;
3560
3561         while (len-- > 0) {
3562                 w = (rtl_ephy_read(ioaddr, e->offset) & ~e->mask) | e->bits;
3563                 rtl_ephy_write(ioaddr, e->offset, w);
3564                 e++;
3565         }
3566 }
3567
3568 static void rtl_disable_clock_request(struct pci_dev *pdev)
3569 {
3570         struct net_device *dev = pci_get_drvdata(pdev);
3571         struct rtl8169_private *tp = netdev_priv(dev);
3572         int cap = tp->pcie_cap;
3573
3574         if (cap) {
3575                 u16 ctl;
3576
3577                 pci_read_config_word(pdev, cap + PCI_EXP_LNKCTL, &ctl);
3578                 ctl &= ~PCI_EXP_LNKCTL_CLKREQ_EN;
3579                 pci_write_config_word(pdev, cap + PCI_EXP_LNKCTL, ctl);
3580         }
3581 }
3582
3583 #define R8168_CPCMD_QUIRK_MASK (\
3584         EnableBist | \
3585         Mac_dbgo_oe | \
3586         Force_half_dup | \
3587         Force_rxflow_en | \
3588         Force_txflow_en | \
3589         Cxpl_dbg_sel | \
3590         ASF | \
3591         PktCntrDisable | \
3592         Mac_dbgo_sel)
3593
3594 static void rtl_hw_start_8168bb(void __iomem *ioaddr, struct pci_dev *pdev)
3595 {
3596         RTL_W8(Config3, RTL_R8(Config3) & ~Beacon_en);
3597
3598         RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) & ~R8168_CPCMD_QUIRK_MASK);
3599
3600         rtl_tx_performance_tweak(pdev,
3601                 (0x5 << MAX_READ_REQUEST_SHIFT) | PCI_EXP_DEVCTL_NOSNOOP_EN);
3602 }
3603
3604 static void rtl_hw_start_8168bef(void __iomem *ioaddr, struct pci_dev *pdev)
3605 {
3606         rtl_hw_start_8168bb(ioaddr, pdev);
3607
3608         RTL_W8(EarlyTxThres, EarlyTxThld);
3609
3610         RTL_W8(Config4, RTL_R8(Config4) & ~(1 << 0));
3611 }
3612
3613 static void __rtl_hw_start_8168cp(void __iomem *ioaddr, struct pci_dev *pdev)
3614 {
3615         RTL_W8(Config1, RTL_R8(Config1) | Speed_down);
3616
3617         RTL_W8(Config3, RTL_R8(Config3) & ~Beacon_en);
3618
3619         rtl_tx_performance_tweak(pdev, 0x5 << MAX_READ_REQUEST_SHIFT);
3620
3621         rtl_disable_clock_request(pdev);
3622
3623         RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) & ~R8168_CPCMD_QUIRK_MASK);
3624 }
3625
3626 static void rtl_hw_start_8168cp_1(void __iomem *ioaddr, struct pci_dev *pdev)
3627 {
3628         static const struct ephy_info e_info_8168cp[] = {
3629                 { 0x01, 0,      0x0001 },
3630                 { 0x02, 0x0800, 0x1000 },
3631                 { 0x03, 0,      0x0042 },
3632                 { 0x06, 0x0080, 0x0000 },
3633                 { 0x07, 0,      0x2000 }
3634         };
3635
3636         rtl_csi_access_enable(ioaddr);
3637
3638         rtl_ephy_init(ioaddr, e_info_8168cp, ARRAY_SIZE(e_info_8168cp));
3639
3640         __rtl_hw_start_8168cp(ioaddr, pdev);
3641 }
3642
3643 static void rtl_hw_start_8168cp_2(void __iomem *ioaddr, struct pci_dev *pdev)
3644 {
3645         rtl_csi_access_enable(ioaddr);
3646
3647         RTL_W8(Config3, RTL_R8(Config3) & ~Beacon_en);
3648
3649         rtl_tx_performance_tweak(pdev, 0x5 << MAX_READ_REQUEST_SHIFT);
3650
3651         RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) & ~R8168_CPCMD_QUIRK_MASK);
3652 }
3653
3654 static void rtl_hw_start_8168cp_3(void __iomem *ioaddr, struct pci_dev *pdev)
3655 {
3656         rtl_csi_access_enable(ioaddr);
3657
3658         RTL_W8(Config3, RTL_R8(Config3) & ~Beacon_en);
3659
3660         /* Magic. */
3661         RTL_W8(DBG_REG, 0x20);
3662
3663         RTL_W8(EarlyTxThres, EarlyTxThld);
3664
3665         rtl_tx_performance_tweak(pdev, 0x5 << MAX_READ_REQUEST_SHIFT);
3666
3667         RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) & ~R8168_CPCMD_QUIRK_MASK);
3668 }
3669
3670 static void rtl_hw_start_8168c_1(void __iomem *ioaddr, struct pci_dev *pdev)
3671 {
3672         static const struct ephy_info e_info_8168c_1[] = {
3673                 { 0x02, 0x0800, 0x1000 },
3674                 { 0x03, 0,      0x0002 },
3675                 { 0x06, 0x0080, 0x0000 }
3676         };
3677
3678         rtl_csi_access_enable(ioaddr);
3679
3680         RTL_W8(DBG_REG, 0x06 | FIX_NAK_1 | FIX_NAK_2);
3681
3682         rtl_ephy_init(ioaddr, e_info_8168c_1, ARRAY_SIZE(e_info_8168c_1));
3683
3684         __rtl_hw_start_8168cp(ioaddr, pdev);
3685 }
3686
3687 static void rtl_hw_start_8168c_2(void __iomem *ioaddr, struct pci_dev *pdev)
3688 {
3689         static const struct ephy_info e_info_8168c_2[] = {
3690                 { 0x01, 0,      0x0001 },
3691                 { 0x03, 0x0400, 0x0220 }
3692         };
3693
3694         rtl_csi_access_enable(ioaddr);
3695
3696         rtl_ephy_init(ioaddr, e_info_8168c_2, ARRAY_SIZE(e_info_8168c_2));
3697
3698         __rtl_hw_start_8168cp(ioaddr, pdev);
3699 }
3700
3701 static void rtl_hw_start_8168c_3(void __iomem *ioaddr, struct pci_dev *pdev)
3702 {
3703         rtl_hw_start_8168c_2(ioaddr, pdev);
3704 }
3705
3706 static void rtl_hw_start_8168c_4(void __iomem *ioaddr, struct pci_dev *pdev)
3707 {
3708         rtl_csi_access_enable(ioaddr);
3709
3710         __rtl_hw_start_8168cp(ioaddr, pdev);
3711 }
3712
3713 static void rtl_hw_start_8168d(void __iomem *ioaddr, struct pci_dev *pdev)
3714 {
3715         rtl_csi_access_enable(ioaddr);
3716
3717         rtl_disable_clock_request(pdev);
3718
3719         RTL_W8(EarlyTxThres, EarlyTxThld);
3720
3721         rtl_tx_performance_tweak(pdev, 0x5 << MAX_READ_REQUEST_SHIFT);
3722
3723         RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) & ~R8168_CPCMD_QUIRK_MASK);
3724 }
3725
3726 static void rtl_hw_start_8168(struct net_device *dev)
3727 {
3728         struct rtl8169_private *tp = netdev_priv(dev);
3729         void __iomem *ioaddr = tp->mmio_addr;
3730         struct pci_dev *pdev = tp->pci_dev;
3731
3732         RTL_W8(Cfg9346, Cfg9346_Unlock);
3733
3734         RTL_W8(EarlyTxThres, EarlyTxThld);
3735
3736         rtl_set_rx_max_size(ioaddr, tp->rx_buf_sz);
3737
3738         tp->cp_cmd |= RTL_R16(CPlusCmd) | PktCntrDisable | INTT_1;
3739
3740         RTL_W16(CPlusCmd, tp->cp_cmd);
3741
3742         RTL_W16(IntrMitigate, 0x5151);
3743
3744         /* Work around for RxFIFO overflow. */
3745         if (tp->mac_version == RTL_GIGA_MAC_VER_11) {
3746                 tp->intr_event |= RxFIFOOver | PCSTimeout;
3747                 tp->intr_event &= ~RxOverflow;
3748         }
3749
3750         rtl_set_rx_tx_desc_registers(tp, ioaddr);
3751
3752         rtl_set_rx_mode(dev);
3753
3754         RTL_W32(TxConfig, (TX_DMA_BURST << TxDMAShift) |
3755                 (InterFrameGap << TxInterFrameGapShift));
3756
3757         RTL_R8(IntrMask);
3758
3759         switch (tp->mac_version) {
3760         case RTL_GIGA_MAC_VER_11:
3761                 rtl_hw_start_8168bb(ioaddr, pdev);
3762         break;
3763
3764         case RTL_GIGA_MAC_VER_12:
3765         case RTL_GIGA_MAC_VER_17:
3766                 rtl_hw_start_8168bef(ioaddr, pdev);
3767         break;
3768
3769         case RTL_GIGA_MAC_VER_18:
3770                 rtl_hw_start_8168cp_1(ioaddr, pdev);
3771         break;
3772
3773         case RTL_GIGA_MAC_VER_19:
3774                 rtl_hw_start_8168c_1(ioaddr, pdev);
3775         break;
3776
3777         case RTL_GIGA_MAC_VER_20:
3778                 rtl_hw_start_8168c_2(ioaddr, pdev);
3779         break;
3780
3781         case RTL_GIGA_MAC_VER_21:
3782                 rtl_hw_start_8168c_3(ioaddr, pdev);
3783         break;
3784
3785         case RTL_GIGA_MAC_VER_22:
3786                 rtl_hw_start_8168c_4(ioaddr, pdev);
3787         break;
3788
3789         case RTL_GIGA_MAC_VER_23:
3790                 rtl_hw_start_8168cp_2(ioaddr, pdev);
3791         break;
3792
3793         case RTL_GIGA_MAC_VER_24:
3794                 rtl_hw_start_8168cp_3(ioaddr, pdev);
3795         break;
3796
3797         case RTL_GIGA_MAC_VER_25:
3798         case RTL_GIGA_MAC_VER_26:
3799         case RTL_GIGA_MAC_VER_27:
3800                 rtl_hw_start_8168d(ioaddr, pdev);
3801         break;
3802
3803         default:
3804                 printk(KERN_ERR PFX "%s: unknown chipset (mac_version = %d).\n",
3805                         dev->name, tp->mac_version);
3806         break;
3807         }
3808
3809         RTL_W8(ChipCmd, CmdTxEnb | CmdRxEnb);
3810
3811         RTL_W8(Cfg9346, Cfg9346_Lock);
3812
3813         RTL_W16(MultiIntr, RTL_R16(MultiIntr) & 0xF000);
3814
3815         RTL_W16(IntrMask, tp->intr_event);
3816 }
3817
3818 #define R810X_CPCMD_QUIRK_MASK (\
3819         EnableBist | \
3820         Mac_dbgo_oe | \
3821         Force_half_dup | \
3822         Force_rxflow_en | \
3823         Force_txflow_en | \
3824         Cxpl_dbg_sel | \
3825         ASF | \
3826         PktCntrDisable | \
3827         PCIDAC | \
3828         PCIMulRW)
3829
3830 static void rtl_hw_start_8102e_1(void __iomem *ioaddr, struct pci_dev *pdev)
3831 {
3832         static const struct ephy_info e_info_8102e_1[] = {
3833                 { 0x01, 0, 0x6e65 },
3834                 { 0x02, 0, 0x091f },
3835                 { 0x03, 0, 0xc2f9 },
3836                 { 0x06, 0, 0xafb5 },
3837                 { 0x07, 0, 0x0e00 },
3838                 { 0x19, 0, 0xec80 },
3839                 { 0x01, 0, 0x2e65 },
3840                 { 0x01, 0, 0x6e65 }
3841         };
3842         u8 cfg1;
3843
3844         rtl_csi_access_enable(ioaddr);
3845
3846         RTL_W8(DBG_REG, FIX_NAK_1);
3847
3848         rtl_tx_performance_tweak(pdev, 0x5 << MAX_READ_REQUEST_SHIFT);
3849
3850         RTL_W8(Config1,
3851                LEDS1 | LEDS0 | Speed_down | MEMMAP | IOMAP | VPD | PMEnable);
3852         RTL_W8(Config3, RTL_R8(Config3) & ~Beacon_en);
3853
3854         cfg1 = RTL_R8(Config1);
3855         if ((cfg1 & LEDS0) && (cfg1 & LEDS1))
3856                 RTL_W8(Config1, cfg1 & ~LEDS0);
3857
3858         RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) & ~R810X_CPCMD_QUIRK_MASK);
3859
3860         rtl_ephy_init(ioaddr, e_info_8102e_1, ARRAY_SIZE(e_info_8102e_1));
3861 }
3862
3863 static void rtl_hw_start_8102e_2(void __iomem *ioaddr, struct pci_dev *pdev)
3864 {
3865         rtl_csi_access_enable(ioaddr);
3866
3867         rtl_tx_performance_tweak(pdev, 0x5 << MAX_READ_REQUEST_SHIFT);
3868
3869         RTL_W8(Config1, MEMMAP | IOMAP | VPD | PMEnable);
3870         RTL_W8(Config3, RTL_R8(Config3) & ~Beacon_en);
3871
3872         RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) & ~R810X_CPCMD_QUIRK_MASK);
3873 }
3874
3875 static void rtl_hw_start_8102e_3(void __iomem *ioaddr, struct pci_dev *pdev)
3876 {
3877         rtl_hw_start_8102e_2(ioaddr, pdev);
3878
3879         rtl_ephy_write(ioaddr, 0x03, 0xc2f9);
3880 }
3881
3882 static void rtl_hw_start_8101(struct net_device *dev)
3883 {
3884         struct rtl8169_private *tp = netdev_priv(dev);
3885         void __iomem *ioaddr = tp->mmio_addr;
3886         struct pci_dev *pdev = tp->pci_dev;
3887
3888         if ((tp->mac_version == RTL_GIGA_MAC_VER_13) ||
3889             (tp->mac_version == RTL_GIGA_MAC_VER_16)) {
3890                 int cap = tp->pcie_cap;
3891
3892                 if (cap) {
3893                         pci_write_config_word(pdev, cap + PCI_EXP_DEVCTL,
3894                                               PCI_EXP_DEVCTL_NOSNOOP_EN);
3895                 }
3896         }
3897
3898         switch (tp->mac_version) {
3899         case RTL_GIGA_MAC_VER_07:
3900                 rtl_hw_start_8102e_1(ioaddr, pdev);
3901                 break;
3902
3903         case RTL_GIGA_MAC_VER_08:
3904                 rtl_hw_start_8102e_3(ioaddr, pdev);
3905                 break;
3906
3907         case RTL_GIGA_MAC_VER_09:
3908                 rtl_hw_start_8102e_2(ioaddr, pdev);
3909                 break;
3910         }
3911
3912         RTL_W8(Cfg9346, Cfg9346_Unlock);
3913
3914         RTL_W8(EarlyTxThres, EarlyTxThld);
3915
3916         rtl_set_rx_max_size(ioaddr, tp->rx_buf_sz);
3917
3918         tp->cp_cmd |= rtl_rw_cpluscmd(ioaddr) | PCIMulRW;
3919
3920         RTL_W16(CPlusCmd, tp->cp_cmd);
3921
3922         RTL_W16(IntrMitigate, 0x0000);
3923
3924         rtl_set_rx_tx_desc_registers(tp, ioaddr);
3925
3926         RTL_W8(ChipCmd, CmdTxEnb | CmdRxEnb);
3927         rtl_set_rx_tx_config_registers(tp);
3928
3929         RTL_W8(Cfg9346, Cfg9346_Lock);
3930
3931         RTL_R8(IntrMask);
3932
3933         rtl_set_rx_mode(dev);
3934
3935         RTL_W8(ChipCmd, CmdTxEnb | CmdRxEnb);
3936
3937         RTL_W16(MultiIntr, RTL_R16(MultiIntr) & 0xf000);
3938
3939         RTL_W16(IntrMask, tp->intr_event);
3940 }
3941
3942 static int rtl8169_change_mtu(struct net_device *dev, int new_mtu)
3943 {
3944         struct rtl8169_private *tp = netdev_priv(dev);
3945         int ret = 0;
3946
3947         if (new_mtu < ETH_ZLEN || new_mtu > SafeMtu)
3948                 return -EINVAL;
3949
3950         dev->mtu = new_mtu;
3951
3952         if (!netif_running(dev))
3953                 goto out;
3954
3955         rtl8169_down(dev);
3956
3957         rtl8169_set_rxbufsize(tp, dev->mtu);
3958
3959         ret = rtl8169_init_ring(dev);
3960         if (ret < 0)
3961                 goto out;
3962
3963         napi_enable(&tp->napi);
3964
3965         rtl_hw_start(dev);
3966
3967         rtl8169_request_timer(dev);
3968
3969 out:
3970         return ret;
3971 }
3972
3973 static inline void rtl8169_make_unusable_by_asic(struct RxDesc *desc)
3974 {
3975         desc->addr = cpu_to_le64(0x0badbadbadbadbadull);
3976         desc->opts1 &= ~cpu_to_le32(DescOwn | RsvdMask);
3977 }
3978
3979 static void rtl8169_free_rx_skb(struct rtl8169_private *tp,
3980                                 struct sk_buff **sk_buff, struct RxDesc *desc)
3981 {
3982         struct pci_dev *pdev = tp->pci_dev;
3983
3984         pci_unmap_single(pdev, le64_to_cpu(desc->addr), tp->rx_buf_sz,
3985                          PCI_DMA_FROMDEVICE);
3986         dev_kfree_skb(*sk_buff);
3987         *sk_buff = NULL;
3988         rtl8169_make_unusable_by_asic(desc);
3989 }
3990
3991 static inline void rtl8169_mark_to_asic(struct RxDesc *desc, u32 rx_buf_sz)
3992 {
3993         u32 eor = le32_to_cpu(desc->opts1) & RingEnd;
3994
3995         desc->opts1 = cpu_to_le32(DescOwn | eor | rx_buf_sz);
3996 }
3997
3998 static inline void rtl8169_map_to_asic(struct RxDesc *desc, dma_addr_t mapping,
3999                                        u32 rx_buf_sz)
4000 {
4001         desc->addr = cpu_to_le64(mapping);
4002         wmb();
4003         rtl8169_mark_to_asic(desc, rx_buf_sz);
4004 }
4005
4006 static struct sk_buff *rtl8169_alloc_rx_skb(struct pci_dev *pdev,
4007                                             struct net_device *dev,
4008                                             struct RxDesc *desc, int rx_buf_sz,
4009                                             unsigned int align)
4010 {
4011         struct sk_buff *skb;
4012         dma_addr_t mapping;
4013         unsigned int pad;
4014
4015         pad = align ? align : NET_IP_ALIGN;
4016
4017         skb = netdev_alloc_skb(dev, rx_buf_sz + pad);
4018         if (!skb)
4019                 goto err_out;
4020
4021         skb_reserve(skb, align ? ((pad - 1) & (unsigned long)skb->data) : pad);
4022
4023         mapping = pci_map_single(pdev, skb->data, rx_buf_sz,
4024                                  PCI_DMA_FROMDEVICE);
4025
4026         rtl8169_map_to_asic(desc, mapping, rx_buf_sz);
4027 out:
4028         return skb;
4029
4030 err_out:
4031         rtl8169_make_unusable_by_asic(desc);
4032         goto out;
4033 }
4034
4035 static void rtl8169_rx_clear(struct rtl8169_private *tp)
4036 {
4037         unsigned int i;
4038
4039         for (i = 0; i < NUM_RX_DESC; i++) {
4040                 if (tp->Rx_skbuff[i]) {
4041                         rtl8169_free_rx_skb(tp, tp->Rx_skbuff + i,
4042                                             tp->RxDescArray + i);
4043                 }
4044         }
4045 }
4046
4047 static u32 rtl8169_rx_fill(struct rtl8169_private *tp, struct net_device *dev,
4048                            u32 start, u32 end)
4049 {
4050         u32 cur;
4051
4052         for (cur = start; end - cur != 0; cur++) {
4053                 struct sk_buff *skb;
4054                 unsigned int i = cur % NUM_RX_DESC;
4055
4056                 WARN_ON((s32)(end - cur) < 0);
4057
4058                 if (tp->Rx_skbuff[i])
4059                         continue;
4060
4061                 skb = rtl8169_alloc_rx_skb(tp->pci_dev, dev,
4062                                            tp->RxDescArray + i,
4063                                            tp->rx_buf_sz, tp->align);
4064                 if (!skb)
4065                         break;
4066
4067                 tp->Rx_skbuff[i] = skb;
4068         }
4069         return cur - start;
4070 }
4071
4072 static inline void rtl8169_mark_as_last_descriptor(struct RxDesc *desc)
4073 {
4074         desc->opts1 |= cpu_to_le32(RingEnd);
4075 }
4076
4077 static void rtl8169_init_ring_indexes(struct rtl8169_private *tp)
4078 {
4079         tp->dirty_tx = tp->dirty_rx = tp->cur_tx = tp->cur_rx = 0;
4080 }
4081
4082 static int rtl8169_init_ring(struct net_device *dev)
4083 {
4084         struct rtl8169_private *tp = netdev_priv(dev);
4085
4086         rtl8169_init_ring_indexes(tp);
4087
4088         memset(tp->tx_skb, 0x0, NUM_TX_DESC * sizeof(struct ring_info));
4089         memset(tp->Rx_skbuff, 0x0, NUM_RX_DESC * sizeof(struct sk_buff *));
4090
4091         if (rtl8169_rx_fill(tp, dev, 0, NUM_RX_DESC) != NUM_RX_DESC)
4092                 goto err_out;
4093
4094         rtl8169_mark_as_last_descriptor(tp->RxDescArray + NUM_RX_DESC - 1);
4095
4096         return 0;
4097
4098 err_out:
4099         rtl8169_rx_clear(tp);
4100         return -ENOMEM;
4101 }
4102
4103 static void rtl8169_unmap_tx_skb(struct pci_dev *pdev, struct ring_info *tx_skb,
4104                                  struct TxDesc *desc)
4105 {
4106         unsigned int len = tx_skb->len;
4107
4108         pci_unmap_single(pdev, le64_to_cpu(desc->addr), len, PCI_DMA_TODEVICE);
4109         desc->opts1 = 0x00;
4110         desc->opts2 = 0x00;
4111         desc->addr = 0x00;
4112         tx_skb->len = 0;
4113 }
4114
4115 static void rtl8169_tx_clear(struct rtl8169_private *tp)
4116 {
4117         unsigned int i;
4118
4119         for (i = tp->dirty_tx; i < tp->dirty_tx + NUM_TX_DESC; i++) {
4120                 unsigned int entry = i % NUM_TX_DESC;
4121                 struct ring_info *tx_skb = tp->tx_skb + entry;
4122                 unsigned int len = tx_skb->len;
4123
4124                 if (len) {
4125                         struct sk_buff *skb = tx_skb->skb;
4126
4127                         rtl8169_unmap_tx_skb(tp->pci_dev, tx_skb,
4128                                              tp->TxDescArray + entry);
4129                         if (skb) {
4130                                 dev_kfree_skb(skb);
4131                                 tx_skb->skb = NULL;
4132                         }
4133                         tp->dev->stats.tx_dropped++;
4134                 }
4135         }
4136         tp->cur_tx = tp->dirty_tx = 0;
4137 }
4138
4139 static void rtl8169_schedule_work(struct net_device *dev, work_func_t task)
4140 {
4141         struct rtl8169_private *tp = netdev_priv(dev);
4142
4143         PREPARE_DELAYED_WORK(&tp->task, task);
4144         schedule_delayed_work(&tp->task, 4);
4145 }
4146
4147 static void rtl8169_wait_for_quiescence(struct net_device *dev)
4148 {
4149         struct rtl8169_private *tp = netdev_priv(dev);
4150         void __iomem *ioaddr = tp->mmio_addr;
4151
4152         synchronize_irq(dev->irq);
4153
4154         /* Wait for any pending NAPI task to complete */
4155         napi_disable(&tp->napi);
4156
4157         rtl8169_irq_mask_and_ack(ioaddr);
4158
4159         tp->intr_mask = 0xffff;
4160         RTL_W16(IntrMask, tp->intr_event);
4161         napi_enable(&tp->napi);
4162 }
4163
4164 static void rtl8169_reinit_task(struct work_struct *work)
4165 {
4166         struct rtl8169_private *tp =
4167                 container_of(work, struct rtl8169_private, task.work);
4168         struct net_device *dev = tp->dev;
4169         int ret;
4170
4171         rtnl_lock();
4172
4173         if (!netif_running(dev))
4174                 goto out_unlock;
4175
4176         rtl8169_wait_for_quiescence(dev);
4177         rtl8169_close(dev);
4178
4179         ret = rtl8169_open(dev);
4180         if (unlikely(ret < 0)) {
4181                 if (net_ratelimit())
4182                         netif_err(tp, drv, dev,
4183                                   "reinit failure (status = %d). Rescheduling\n",
4184                                   ret);
4185                 rtl8169_schedule_work(dev, rtl8169_reinit_task);
4186         }
4187
4188 out_unlock:
4189         rtnl_unlock();
4190 }
4191
4192 static void rtl8169_reset_task(struct work_struct *work)
4193 {
4194         struct rtl8169_private *tp =
4195                 container_of(work, struct rtl8169_private, task.work);
4196         struct net_device *dev = tp->dev;
4197
4198         rtnl_lock();
4199
4200         if (!netif_running(dev))
4201                 goto out_unlock;
4202
4203         rtl8169_wait_for_quiescence(dev);
4204
4205         rtl8169_rx_interrupt(dev, tp, tp->mmio_addr, ~(u32)0);
4206         rtl8169_tx_clear(tp);
4207
4208         if (tp->dirty_rx == tp->cur_rx) {
4209                 rtl8169_init_ring_indexes(tp);
4210                 rtl_hw_start(dev);
4211                 netif_wake_queue(dev);
4212                 rtl8169_check_link_status(dev, tp, tp->mmio_addr);
4213         } else {
4214                 if (net_ratelimit())
4215                         netif_emerg(tp, intr, dev, "Rx buffers shortage\n");
4216                 rtl8169_schedule_work(dev, rtl8169_reset_task);
4217         }
4218
4219 out_unlock:
4220         rtnl_unlock();
4221 }
4222
4223 static void rtl8169_tx_timeout(struct net_device *dev)
4224 {
4225         struct rtl8169_private *tp = netdev_priv(dev);
4226
4227         rtl8169_hw_reset(tp->mmio_addr);
4228
4229         /* Let's wait a bit while any (async) irq lands on */
4230         rtl8169_schedule_work(dev, rtl8169_reset_task);
4231 }
4232
4233 static int rtl8169_xmit_frags(struct rtl8169_private *tp, struct sk_buff *skb,
4234                               u32 opts1)
4235 {
4236         struct skb_shared_info *info = skb_shinfo(skb);
4237         unsigned int cur_frag, entry;
4238         struct TxDesc * uninitialized_var(txd);
4239
4240         entry = tp->cur_tx;
4241         for (cur_frag = 0; cur_frag < info->nr_frags; cur_frag++) {
4242                 skb_frag_t *frag = info->frags + cur_frag;
4243                 dma_addr_t mapping;
4244                 u32 status, len;
4245                 void *addr;
4246
4247                 entry = (entry + 1) % NUM_TX_DESC;
4248
4249                 txd = tp->TxDescArray + entry;
4250                 len = frag->size;
4251                 addr = ((void *) page_address(frag->page)) + frag->page_offset;
4252                 mapping = pci_map_single(tp->pci_dev, addr, len, PCI_DMA_TODEVICE);
4253
4254                 /* anti gcc 2.95.3 bugware (sic) */
4255                 status = opts1 | len | (RingEnd * !((entry + 1) % NUM_TX_DESC));
4256
4257                 txd->opts1 = cpu_to_le32(status);
4258                 txd->addr = cpu_to_le64(mapping);
4259
4260                 tp->tx_skb[entry].len = len;
4261         }
4262
4263         if (cur_frag) {
4264                 tp->tx_skb[entry].skb = skb;
4265                 txd->opts1 |= cpu_to_le32(LastFrag);
4266         }
4267
4268         return cur_frag;
4269 }
4270
4271 static inline u32 rtl8169_tso_csum(struct sk_buff *skb, struct net_device *dev)
4272 {
4273         if (dev->features & NETIF_F_TSO) {
4274                 u32 mss = skb_shinfo(skb)->gso_size;
4275
4276                 if (mss)
4277                         return LargeSend | ((mss & MSSMask) << MSSShift);
4278         }
4279         if (skb->ip_summed == CHECKSUM_PARTIAL) {
4280                 const struct iphdr *ip = ip_hdr(skb);
4281
4282                 if (ip->protocol == IPPROTO_TCP)
4283                         return IPCS | TCPCS;
4284                 else if (ip->protocol == IPPROTO_UDP)
4285                         return IPCS | UDPCS;
4286                 WARN_ON(1);     /* we need a WARN() */
4287         }
4288         return 0;
4289 }
4290
4291 static netdev_tx_t rtl8169_start_xmit(struct sk_buff *skb,
4292                                       struct net_device *dev)
4293 {
4294         struct rtl8169_private *tp = netdev_priv(dev);
4295         unsigned int frags, entry = tp->cur_tx % NUM_TX_DESC;
4296         struct TxDesc *txd = tp->TxDescArray + entry;
4297         void __iomem *ioaddr = tp->mmio_addr;
4298         dma_addr_t mapping;
4299         u32 status, len;
4300         u32 opts1;
4301
4302         if (unlikely(TX_BUFFS_AVAIL(tp) < skb_shinfo(skb)->nr_frags)) {
4303                 netif_err(tp, drv, dev, "BUG! Tx Ring full when queue awake!\n");
4304                 goto err_stop;
4305         }
4306
4307         if (unlikely(le32_to_cpu(txd->opts1) & DescOwn))
4308                 goto err_stop;
4309
4310         opts1 = DescOwn | rtl8169_tso_csum(skb, dev);
4311
4312         frags = rtl8169_xmit_frags(tp, skb, opts1);
4313         if (frags) {
4314                 len = skb_headlen(skb);
4315                 opts1 |= FirstFrag;
4316         } else {
4317                 len = skb->len;
4318                 opts1 |= FirstFrag | LastFrag;
4319                 tp->tx_skb[entry].skb = skb;
4320         }
4321
4322         mapping = pci_map_single(tp->pci_dev, skb->data, len, PCI_DMA_TODEVICE);
4323
4324         tp->tx_skb[entry].len = len;
4325         txd->addr = cpu_to_le64(mapping);
4326         txd->opts2 = cpu_to_le32(rtl8169_tx_vlan_tag(tp, skb));
4327
4328         wmb();
4329
4330         /* anti gcc 2.95.3 bugware (sic) */
4331         status = opts1 | len | (RingEnd * !((entry + 1) % NUM_TX_DESC));
4332         txd->opts1 = cpu_to_le32(status);
4333
4334         tp->cur_tx += frags + 1;
4335
4336         wmb();
4337
4338         RTL_W8(TxPoll, NPQ);    /* set polling bit */
4339
4340         if (TX_BUFFS_AVAIL(tp) < MAX_SKB_FRAGS) {
4341                 netif_stop_queue(dev);
4342                 smp_rmb();
4343                 if (TX_BUFFS_AVAIL(tp) >= MAX_SKB_FRAGS)
4344                         netif_wake_queue(dev);
4345         }
4346
4347         return NETDEV_TX_OK;
4348
4349 err_stop:
4350         netif_stop_queue(dev);
4351         dev->stats.tx_dropped++;
4352         return NETDEV_TX_BUSY;
4353 }
4354
4355 static void rtl8169_pcierr_interrupt(struct net_device *dev)
4356 {
4357         struct rtl8169_private *tp = netdev_priv(dev);
4358         struct pci_dev *pdev = tp->pci_dev;
4359         void __iomem *ioaddr = tp->mmio_addr;
4360         u16 pci_status, pci_cmd;
4361
4362         pci_read_config_word(pdev, PCI_COMMAND, &pci_cmd);
4363         pci_read_config_word(pdev, PCI_STATUS, &pci_status);
4364
4365         netif_err(tp, intr, dev, "PCI error (cmd = 0x%04x, status = 0x%04x)\n",
4366                   pci_cmd, pci_status);
4367
4368         /*
4369          * The recovery sequence below admits a very elaborated explanation:
4370          * - it seems to work;
4371          * - I did not see what else could be done;
4372          * - it makes iop3xx happy.
4373          *
4374          * Feel free to adjust to your needs.
4375          */
4376         if (pdev->broken_parity_status)
4377                 pci_cmd &= ~PCI_COMMAND_PARITY;
4378         else
4379                 pci_cmd |= PCI_COMMAND_SERR | PCI_COMMAND_PARITY;
4380
4381         pci_write_config_word(pdev, PCI_COMMAND, pci_cmd);
4382
4383         pci_write_config_word(pdev, PCI_STATUS,
4384                 pci_status & (PCI_STATUS_DETECTED_PARITY |
4385                 PCI_STATUS_SIG_SYSTEM_ERROR | PCI_STATUS_REC_MASTER_ABORT |
4386                 PCI_STATUS_REC_TARGET_ABORT | PCI_STATUS_SIG_TARGET_ABORT));
4387
4388         /* The infamous DAC f*ckup only happens at boot time */
4389         if ((tp->cp_cmd & PCIDAC) && !tp->dirty_rx && !tp->cur_rx) {
4390                 netif_info(tp, intr, dev, "disabling PCI DAC\n");
4391                 tp->cp_cmd &= ~PCIDAC;
4392                 RTL_W16(CPlusCmd, tp->cp_cmd);
4393                 dev->features &= ~NETIF_F_HIGHDMA;
4394         }
4395
4396         rtl8169_hw_reset(ioaddr);
4397
4398         rtl8169_schedule_work(dev, rtl8169_reinit_task);
4399 }
4400
4401 static void rtl8169_tx_interrupt(struct net_device *dev,
4402                                  struct rtl8169_private *tp,
4403                                  void __iomem *ioaddr)
4404 {
4405         unsigned int dirty_tx, tx_left;
4406
4407         dirty_tx = tp->dirty_tx;
4408         smp_rmb();
4409         tx_left = tp->cur_tx - dirty_tx;
4410
4411         while (tx_left > 0) {
4412                 unsigned int entry = dirty_tx % NUM_TX_DESC;
4413                 struct ring_info *tx_skb = tp->tx_skb + entry;
4414                 u32 len = tx_skb->len;
4415                 u32 status;
4416
4417                 rmb();
4418                 status = le32_to_cpu(tp->TxDescArray[entry].opts1);
4419                 if (status & DescOwn)
4420                         break;
4421
4422                 dev->stats.tx_bytes += len;
4423                 dev->stats.tx_packets++;
4424
4425                 rtl8169_unmap_tx_skb(tp->pci_dev, tx_skb, tp->TxDescArray + entry);
4426
4427                 if (status & LastFrag) {
4428                         dev_kfree_skb(tx_skb->skb);
4429                         tx_skb->skb = NULL;
4430                 }
4431                 dirty_tx++;
4432                 tx_left--;
4433         }
4434
4435         if (tp->dirty_tx != dirty_tx) {
4436                 tp->dirty_tx = dirty_tx;
4437                 smp_wmb();
4438                 if (netif_queue_stopped(dev) &&
4439                     (TX_BUFFS_AVAIL(tp) >= MAX_SKB_FRAGS)) {
4440                         netif_wake_queue(dev);
4441                 }
4442                 /*
4443                  * 8168 hack: TxPoll requests are lost when the Tx packets are
4444                  * too close. Let's kick an extra TxPoll request when a burst
4445                  * of start_xmit activity is detected (if it is not detected,
4446                  * it is slow enough). -- FR
4447                  */
4448                 smp_rmb();
4449                 if (tp->cur_tx != dirty_tx)
4450                         RTL_W8(TxPoll, NPQ);
4451         }
4452 }
4453
4454 static inline int rtl8169_fragmented_frame(u32 status)
4455 {
4456         return (status & (FirstFrag | LastFrag)) != (FirstFrag | LastFrag);
4457 }
4458
4459 static inline void rtl8169_rx_csum(struct sk_buff *skb, u32 opts1)
4460 {
4461         u32 status = opts1 & RxProtoMask;
4462
4463         if (((status == RxProtoTCP) && !(opts1 & TCPFail)) ||
4464             ((status == RxProtoUDP) && !(opts1 & UDPFail)) ||
4465             ((status == RxProtoIP) && !(opts1 & IPFail)))
4466                 skb->ip_summed = CHECKSUM_UNNECESSARY;
4467         else
4468                 skb_checksum_none_assert(skb);
4469 }
4470
4471 static inline bool rtl8169_try_rx_copy(struct sk_buff **sk_buff,
4472                                        struct rtl8169_private *tp, int pkt_size,
4473                                        dma_addr_t addr)
4474 {
4475         struct sk_buff *skb;
4476         bool done = false;
4477
4478         if (pkt_size >= rx_copybreak)
4479                 goto out;
4480
4481         skb = netdev_alloc_skb_ip_align(tp->dev, pkt_size);
4482         if (!skb)
4483                 goto out;
4484
4485         pci_dma_sync_single_for_cpu(tp->pci_dev, addr, pkt_size,
4486                                     PCI_DMA_FROMDEVICE);
4487         skb_copy_from_linear_data(*sk_buff, skb->data, pkt_size);
4488         *sk_buff = skb;
4489         done = true;
4490 out:
4491         return done;
4492 }
4493
4494 /*
4495  * Warning : rtl8169_rx_interrupt() might be called :
4496  * 1) from NAPI (softirq) context
4497  *      (polling = 1 : we should call netif_receive_skb())
4498  * 2) from process context (rtl8169_reset_task())
4499  *      (polling = 0 : we must call netif_rx() instead)
4500  */
4501 static int rtl8169_rx_interrupt(struct net_device *dev,
4502                                 struct rtl8169_private *tp,
4503                                 void __iomem *ioaddr, u32 budget)
4504 {
4505         unsigned int cur_rx, rx_left;
4506         unsigned int delta, count;
4507         int polling = (budget != ~(u32)0) ? 1 : 0;
4508
4509         cur_rx = tp->cur_rx;
4510         rx_left = NUM_RX_DESC + tp->dirty_rx - cur_rx;
4511         rx_left = min(rx_left, budget);
4512
4513         for (; rx_left > 0; rx_left--, cur_rx++) {
4514                 unsigned int entry = cur_rx % NUM_RX_DESC;
4515                 struct RxDesc *desc = tp->RxDescArray + entry;
4516                 u32 status;
4517
4518                 rmb();
4519                 status = le32_to_cpu(desc->opts1);
4520
4521                 if (status & DescOwn)
4522                         break;
4523                 if (unlikely(status & RxRES)) {
4524                         netif_info(tp, rx_err, dev, "Rx ERROR. status = %08x\n",
4525                                    status);
4526                         dev->stats.rx_errors++;
4527                         if (status & (RxRWT | RxRUNT))
4528                                 dev->stats.rx_length_errors++;
4529                         if (status & RxCRC)
4530                                 dev->stats.rx_crc_errors++;
4531                         if (status & RxFOVF) {
4532                                 rtl8169_schedule_work(dev, rtl8169_reset_task);
4533                                 dev->stats.rx_fifo_errors++;
4534                         }
4535                         rtl8169_mark_to_asic(desc, tp->rx_buf_sz);
4536                 } else {
4537                         struct sk_buff *skb = tp->Rx_skbuff[entry];
4538                         dma_addr_t addr = le64_to_cpu(desc->addr);
4539                         int pkt_size = (status & 0x00001FFF) - 4;
4540                         struct pci_dev *pdev = tp->pci_dev;
4541
4542                         /*
4543                          * The driver does not support incoming fragmented
4544                          * frames. They are seen as a symptom of over-mtu
4545                          * sized frames.
4546                          */
4547                         if (unlikely(rtl8169_fragmented_frame(status))) {
4548                                 dev->stats.rx_dropped++;
4549                                 dev->stats.rx_length_errors++;
4550                                 rtl8169_mark_to_asic(desc, tp->rx_buf_sz);
4551                                 continue;
4552                         }
4553
4554                         if (rtl8169_try_rx_copy(&skb, tp, pkt_size, addr)) {
4555                                 pci_dma_sync_single_for_device(pdev, addr,
4556                                         pkt_size, PCI_DMA_FROMDEVICE);
4557                                 rtl8169_mark_to_asic(desc, tp->rx_buf_sz);
4558                         } else {
4559                                 pci_unmap_single(pdev, addr, tp->rx_buf_sz,
4560                                                  PCI_DMA_FROMDEVICE);
4561                                 tp->Rx_skbuff[entry] = NULL;
4562                         }
4563
4564                         rtl8169_rx_csum(skb, status);
4565                         skb_put(skb, pkt_size);
4566                         skb->protocol = eth_type_trans(skb, dev);
4567
4568                         if (rtl8169_rx_vlan_skb(tp, desc, skb, polling) < 0) {
4569                                 if (likely(polling))
4570                                         napi_gro_receive(&tp->napi, skb);
4571                                 else
4572                                         netif_rx(skb);
4573                         }
4574
4575                         dev->stats.rx_bytes += pkt_size;
4576                         dev->stats.rx_packets++;
4577                 }
4578
4579                 /* Work around for AMD plateform. */
4580                 if ((desc->opts2 & cpu_to_le32(0xfffe000)) &&
4581                     (tp->mac_version == RTL_GIGA_MAC_VER_05)) {
4582                         desc->opts2 = 0;
4583                         cur_rx++;
4584                 }
4585         }
4586
4587         count = cur_rx - tp->cur_rx;
4588         tp->cur_rx = cur_rx;
4589
4590         delta = rtl8169_rx_fill(tp, dev, tp->dirty_rx, tp->cur_rx);
4591         if (!delta && count)
4592                 netif_info(tp, intr, dev, "no Rx buffer allocated\n");
4593         tp->dirty_rx += delta;
4594
4595         /*
4596          * FIXME: until there is periodic timer to try and refill the ring,
4597          * a temporary shortage may definitely kill the Rx process.
4598          * - disable the asic to try and avoid an overflow and kick it again
4599          *   after refill ?
4600          * - how do others driver handle this condition (Uh oh...).
4601          */
4602         if (tp->dirty_rx + NUM_RX_DESC == tp->cur_rx)
4603                 netif_emerg(tp, intr, dev, "Rx buffers exhausted\n");
4604
4605         return count;
4606 }
4607
4608 static irqreturn_t rtl8169_interrupt(int irq, void *dev_instance)
4609 {
4610         struct net_device *dev = dev_instance;
4611         struct rtl8169_private *tp = netdev_priv(dev);
4612         void __iomem *ioaddr = tp->mmio_addr;
4613         int handled = 0;
4614         int status;
4615
4616         /* loop handling interrupts until we have no new ones or
4617          * we hit a invalid/hotplug case.
4618          */
4619         status = RTL_R16(IntrStatus);
4620         while (status && status != 0xffff) {
4621                 handled = 1;
4622
4623                 /* Handle all of the error cases first. These will reset
4624                  * the chip, so just exit the loop.
4625                  */
4626                 if (unlikely(!netif_running(dev))) {
4627                         rtl8169_asic_down(ioaddr);
4628                         break;
4629                 }
4630
4631                 /* Work around for rx fifo overflow */
4632                 if (unlikely(status & RxFIFOOver)) {
4633                         netif_stop_queue(dev);
4634                         rtl8169_tx_timeout(dev);
4635                         break;
4636                 }
4637
4638                 if (unlikely(status & SYSErr)) {
4639                         rtl8169_pcierr_interrupt(dev);
4640                         break;
4641                 }
4642
4643                 if (status & LinkChg)
4644                         rtl8169_check_link_status(dev, tp, ioaddr);
4645
4646                 /* We need to see the lastest version of tp->intr_mask to
4647                  * avoid ignoring an MSI interrupt and having to wait for
4648                  * another event which may never come.
4649                  */
4650                 smp_rmb();
4651                 if (status & tp->intr_mask & tp->napi_event) {
4652                         RTL_W16(IntrMask, tp->intr_event & ~tp->napi_event);
4653                         tp->intr_mask = ~tp->napi_event;
4654
4655                         if (likely(napi_schedule_prep(&tp->napi)))
4656                                 __napi_schedule(&tp->napi);
4657                         else
4658                                 netif_info(tp, intr, dev,
4659                                            "interrupt %04x in poll\n", status);
4660                 }
4661
4662                 /* We only get a new MSI interrupt when all active irq
4663                  * sources on the chip have been acknowledged. So, ack
4664                  * everything we've seen and check if new sources have become
4665                  * active to avoid blocking all interrupts from the chip.
4666                  */
4667                 RTL_W16(IntrStatus,
4668                         (status & RxFIFOOver) ? (status | RxOverflow) : status);
4669                 status = RTL_R16(IntrStatus);
4670         }
4671
4672         return IRQ_RETVAL(handled);
4673 }
4674
4675 static int rtl8169_poll(struct napi_struct *napi, int budget)
4676 {
4677         struct rtl8169_private *tp = container_of(napi, struct rtl8169_private, napi);
4678         struct net_device *dev = tp->dev;
4679         void __iomem *ioaddr = tp->mmio_addr;
4680         int work_done;
4681
4682         work_done = rtl8169_rx_interrupt(dev, tp, ioaddr, (u32) budget);
4683         rtl8169_tx_interrupt(dev, tp, ioaddr);
4684
4685         if (work_done < budget) {
4686                 napi_complete(napi);
4687
4688                 /* We need for force the visibility of tp->intr_mask
4689                  * for other CPUs, as we can loose an MSI interrupt
4690                  * and potentially wait for a retransmit timeout if we don't.
4691                  * The posted write to IntrMask is safe, as it will
4692                  * eventually make it to the chip and we won't loose anything
4693                  * until it does.
4694                  */
4695                 tp->intr_mask = 0xffff;
4696                 wmb();
4697                 RTL_W16(IntrMask, tp->intr_event);
4698         }
4699
4700         return work_done;
4701 }
4702
4703 static void rtl8169_rx_missed(struct net_device *dev, void __iomem *ioaddr)
4704 {
4705         struct rtl8169_private *tp = netdev_priv(dev);
4706
4707         if (tp->mac_version > RTL_GIGA_MAC_VER_06)
4708                 return;
4709
4710         dev->stats.rx_missed_errors += (RTL_R32(RxMissed) & 0xffffff);
4711         RTL_W32(RxMissed, 0);
4712 }
4713
4714 static void rtl8169_down(struct net_device *dev)
4715 {
4716         struct rtl8169_private *tp = netdev_priv(dev);
4717         void __iomem *ioaddr = tp->mmio_addr;
4718         unsigned int intrmask;
4719
4720         rtl8169_delete_timer(dev);
4721
4722         netif_stop_queue(dev);
4723
4724         napi_disable(&tp->napi);
4725
4726 core_down:
4727         spin_lock_irq(&tp->lock);
4728
4729         rtl8169_asic_down(ioaddr);
4730
4731         rtl8169_rx_missed(dev, ioaddr);
4732
4733         spin_unlock_irq(&tp->lock);
4734
4735         synchronize_irq(dev->irq);
4736
4737         /* Give a racing hard_start_xmit a few cycles to complete. */
4738         synchronize_sched();  /* FIXME: should this be synchronize_irq()? */
4739
4740         /*
4741          * And now for the 50k$ question: are IRQ disabled or not ?
4742          *
4743          * Two paths lead here:
4744          * 1) dev->close
4745          *    -> netif_running() is available to sync the current code and the
4746          *       IRQ handler. See rtl8169_interrupt for details.
4747          * 2) dev->change_mtu
4748          *    -> rtl8169_poll can not be issued again and re-enable the
4749          *       interruptions. Let's simply issue the IRQ down sequence again.
4750          *
4751          * No loop if hotpluged or major error (0xffff).
4752          */
4753         intrmask = RTL_R16(IntrMask);
4754         if (intrmask && (intrmask != 0xffff))
4755                 goto core_down;
4756
4757         rtl8169_tx_clear(tp);
4758
4759         rtl8169_rx_clear(tp);
4760 }
4761
4762 static int rtl8169_close(struct net_device *dev)
4763 {
4764         struct rtl8169_private *tp = netdev_priv(dev);
4765         struct pci_dev *pdev = tp->pci_dev;
4766
4767         pm_runtime_get_sync(&pdev->dev);
4768
4769         /* update counters before going down */
4770         rtl8169_update_counters(dev);
4771
4772         rtl8169_down(dev);
4773
4774         free_irq(dev->irq, dev);
4775
4776         pci_free_consistent(pdev, R8169_RX_RING_BYTES, tp->RxDescArray,
4777                             tp->RxPhyAddr);
4778         pci_free_consistent(pdev, R8169_TX_RING_BYTES, tp->TxDescArray,
4779                             tp->TxPhyAddr);
4780         tp->TxDescArray = NULL;
4781         tp->RxDescArray = NULL;
4782
4783         pm_runtime_put_sync(&pdev->dev);
4784
4785         return 0;
4786 }
4787
4788 static void rtl_set_rx_mode(struct net_device *dev)
4789 {
4790         struct rtl8169_private *tp = netdev_priv(dev);
4791         void __iomem *ioaddr = tp->mmio_addr;
4792         unsigned long flags;
4793         u32 mc_filter[2];       /* Multicast hash filter */
4794         int rx_mode;
4795         u32 tmp = 0;
4796
4797         if (dev->flags & IFF_PROMISC) {
4798                 /* Unconditionally log net taps. */
4799                 netif_notice(tp, link, dev, "Promiscuous mode enabled\n");
4800                 rx_mode =
4801                     AcceptBroadcast | AcceptMulticast | AcceptMyPhys |
4802                     AcceptAllPhys;
4803                 mc_filter[1] = mc_filter[0] = 0xffffffff;
4804         } else if ((netdev_mc_count(dev) > multicast_filter_limit) ||
4805                    (dev->flags & IFF_ALLMULTI)) {
4806                 /* Too many to filter perfectly -- accept all multicasts. */
4807                 rx_mode = AcceptBroadcast | AcceptMulticast | AcceptMyPhys;
4808                 mc_filter[1] = mc_filter[0] = 0xffffffff;
4809         } else {
4810                 struct netdev_hw_addr *ha;
4811
4812                 rx_mode = AcceptBroadcast | AcceptMyPhys;
4813                 mc_filter[1] = mc_filter[0] = 0;
4814                 netdev_for_each_mc_addr(ha, dev) {
4815                         int bit_nr = ether_crc(ETH_ALEN, ha->addr) >> 26;
4816                         mc_filter[bit_nr >> 5] |= 1 << (bit_nr & 31);
4817                         rx_mode |= AcceptMulticast;
4818                 }
4819         }
4820
4821         spin_lock_irqsave(&tp->lock, flags);
4822
4823         tmp = rtl8169_rx_config | rx_mode |
4824               (RTL_R32(RxConfig) & rtl_chip_info[tp->chipset].RxConfigMask);
4825
4826         if (tp->mac_version > RTL_GIGA_MAC_VER_06) {
4827                 u32 data = mc_filter[0];
4828
4829                 mc_filter[0] = swab32(mc_filter[1]);
4830                 mc_filter[1] = swab32(data);
4831         }
4832
4833         RTL_W32(MAR0 + 4, mc_filter[1]);
4834         RTL_W32(MAR0 + 0, mc_filter[0]);
4835
4836         RTL_W32(RxConfig, tmp);
4837
4838         spin_unlock_irqrestore(&tp->lock, flags);
4839 }
4840
4841 /**
4842  *  rtl8169_get_stats - Get rtl8169 read/write statistics
4843  *  @dev: The Ethernet Device to get statistics for
4844  *
4845  *  Get TX/RX statistics for rtl8169
4846  */
4847 static struct net_device_stats *rtl8169_get_stats(struct net_device *dev)
4848 {
4849         struct rtl8169_private *tp = netdev_priv(dev);
4850         void __iomem *ioaddr = tp->mmio_addr;
4851         unsigned long flags;
4852
4853         if (netif_running(dev)) {
4854                 spin_lock_irqsave(&tp->lock, flags);
4855                 rtl8169_rx_missed(dev, ioaddr);
4856                 spin_unlock_irqrestore(&tp->lock, flags);
4857         }
4858
4859         return &dev->stats;
4860 }
4861
4862 static void rtl8169_net_suspend(struct net_device *dev)
4863 {
4864         if (!netif_running(dev))
4865                 return;
4866
4867         netif_device_detach(dev);
4868         netif_stop_queue(dev);
4869 }
4870
4871 #ifdef CONFIG_PM
4872
4873 static int rtl8169_suspend(struct device *device)
4874 {
4875         struct pci_dev *pdev = to_pci_dev(device);
4876         struct net_device *dev = pci_get_drvdata(pdev);
4877
4878         rtl8169_net_suspend(dev);
4879
4880         return 0;
4881 }
4882
4883 static void __rtl8169_resume(struct net_device *dev)
4884 {
4885         netif_device_attach(dev);
4886         rtl8169_schedule_work(dev, rtl8169_reset_task);
4887 }
4888
4889 static int rtl8169_resume(struct device *device)
4890 {
4891         struct pci_dev *pdev = to_pci_dev(device);
4892         struct net_device *dev = pci_get_drvdata(pdev);
4893
4894         if (netif_running(dev))
4895                 __rtl8169_resume(dev);
4896
4897         return 0;
4898 }
4899
4900 static int rtl8169_runtime_suspend(struct device *device)
4901 {
4902         struct pci_dev *pdev = to_pci_dev(device);
4903         struct net_device *dev = pci_get_drvdata(pdev);
4904         struct rtl8169_private *tp = netdev_priv(dev);
4905
4906         if (!tp->TxDescArray)
4907                 return 0;
4908
4909         spin_lock_irq(&tp->lock);
4910         tp->saved_wolopts = __rtl8169_get_wol(tp);
4911         __rtl8169_set_wol(tp, WAKE_ANY);
4912         spin_unlock_irq(&tp->lock);
4913
4914         rtl8169_net_suspend(dev);
4915
4916         return 0;
4917 }
4918
4919 static int rtl8169_runtime_resume(struct device *device)
4920 {
4921         struct pci_dev *pdev = to_pci_dev(device);
4922         struct net_device *dev = pci_get_drvdata(pdev);
4923         struct rtl8169_private *tp = netdev_priv(dev);
4924
4925         if (!tp->TxDescArray)
4926                 return 0;
4927
4928         spin_lock_irq(&tp->lock);
4929         __rtl8169_set_wol(tp, tp->saved_wolopts);
4930         tp->saved_wolopts = 0;
4931         spin_unlock_irq(&tp->lock);
4932
4933         __rtl8169_resume(dev);
4934
4935         return 0;
4936 }
4937
4938 static int rtl8169_runtime_idle(struct device *device)
4939 {
4940         struct pci_dev *pdev = to_pci_dev(device);
4941         struct net_device *dev = pci_get_drvdata(pdev);
4942         struct rtl8169_private *tp = netdev_priv(dev);
4943
4944         if (!tp->TxDescArray)
4945                 return 0;
4946
4947         rtl8169_check_link_status(dev, tp, tp->mmio_addr);
4948         return -EBUSY;
4949 }
4950
4951 static const struct dev_pm_ops rtl8169_pm_ops = {
4952         .suspend = rtl8169_suspend,
4953         .resume = rtl8169_resume,
4954         .freeze = rtl8169_suspend,
4955         .thaw = rtl8169_resume,
4956         .poweroff = rtl8169_suspend,
4957         .restore = rtl8169_resume,
4958         .runtime_suspend = rtl8169_runtime_suspend,
4959         .runtime_resume = rtl8169_runtime_resume,
4960         .runtime_idle = rtl8169_runtime_idle,
4961 };
4962
4963 #define RTL8169_PM_OPS  (&rtl8169_pm_ops)
4964
4965 #else /* !CONFIG_PM */
4966
4967 #define RTL8169_PM_OPS  NULL
4968
4969 #endif /* !CONFIG_PM */
4970
4971 static void rtl_shutdown(struct pci_dev *pdev)
4972 {
4973         struct net_device *dev = pci_get_drvdata(pdev);
4974         struct rtl8169_private *tp = netdev_priv(dev);
4975         void __iomem *ioaddr = tp->mmio_addr;
4976
4977         rtl8169_net_suspend(dev);
4978
4979         /* restore original MAC address */
4980         rtl_rar_set(tp, dev->perm_addr);
4981
4982         spin_lock_irq(&tp->lock);
4983
4984         rtl8169_asic_down(ioaddr);
4985
4986         spin_unlock_irq(&tp->lock);
4987
4988         if (system_state == SYSTEM_POWER_OFF) {
4989                 /* WoL fails with some 8168 when the receiver is disabled. */
4990                 if (tp->features & RTL_FEATURE_WOL) {
4991                         pci_clear_master(pdev);
4992
4993                         RTL_W8(ChipCmd, CmdRxEnb);
4994                         /* PCI commit */
4995                         RTL_R8(ChipCmd);
4996                 }
4997
4998                 pci_wake_from_d3(pdev, true);
4999                 pci_set_power_state(pdev, PCI_D3hot);
5000         }
5001 }
5002
5003 static struct pci_driver rtl8169_pci_driver = {
5004         .name           = MODULENAME,
5005         .id_table       = rtl8169_pci_tbl,
5006         .probe          = rtl8169_init_one,
5007         .remove         = __devexit_p(rtl8169_remove_one),
5008         .shutdown       = rtl_shutdown,
5009         .driver.pm      = RTL8169_PM_OPS,
5010 };
5011
5012 static int __init rtl8169_init_module(void)
5013 {
5014         return pci_register_driver(&rtl8169_pci_driver);
5015 }
5016
5017 static void __exit rtl8169_cleanup_module(void)
5018 {
5019         pci_unregister_driver(&rtl8169_pci_driver);
5020 }
5021
5022 module_init(rtl8169_init_module);
5023 module_exit(rtl8169_cleanup_module);