drivers/net/wireless/ath/ath9k/xmit.c

   1 /*
   2  * Copyright (c) 2008-2009 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include "ath9k.h"
  18 #include "ar9003_mac.h"
  19
  20 #define BITS_PER_BYTE           8
  21 #define OFDM_PLCP_BITS          22
  22 #define HT_RC_2_MCS(_rc)        ((_rc) & 0x1f)
  23 #define HT_RC_2_STREAMS(_rc)    ((((_rc) & 0x78) >> 3) + 1)
  24 #define L_STF                   8
  25 #define L_LTF                   8
  26 #define L_SIG                   4
  27 #define HT_SIG                  8
  28 #define HT_STF                  4
  29 #define HT_LTF(_ns)             (4 * (_ns))
  30 #define SYMBOL_TIME(_ns)        ((_ns) << 2) /* ns * 4 us */
  31 #define SYMBOL_TIME_HALFGI(_ns) (((_ns) * 18 + 4) / 5)  /* ns * 3.6 us */
  32 #define NUM_SYMBOLS_PER_USEC(_usec) (_usec >> 2)
  33 #define NUM_SYMBOLS_PER_USEC_HALFGI(_usec) (((_usec*5)-4)/18)
  34
  35 #define OFDM_SIFS_TIME              16
  36
  37 static u16 bits_per_symbol[][2] = {
  38         /* 20MHz 40MHz */
  39         {    26,   54 },     /*  0: BPSK */
  40         {    52,  108 },     /*  1: QPSK 1/2 */
  41         {    78,  162 },     /*  2: QPSK 3/4 */
  42         {   104,  216 },     /*  3: 16-QAM 1/2 */
  43         {   156,  324 },     /*  4: 16-QAM 3/4 */
  44         {   208,  432 },     /*  5: 64-QAM 2/3 */
  45         {   234,  486 },     /*  6: 64-QAM 3/4 */
  46         {   260,  540 },     /*  7: 64-QAM 5/6 */
  47 };
  48
  49 #define IS_HT_RATE(_rate)     ((_rate) & 0x80)
  50
  51 static void ath_tx_send_ht_normal(struct ath_softc *sc, struct ath_txq *txq,
  52                                   struct ath_atx_tid *tid,
  53                                   struct list_head *bf_head);
  54 static void ath_tx_complete_buf(struct ath_softc *sc, struct ath_buf *bf,
  55                                 struct ath_txq *txq, struct list_head *bf_q,
  56                                 struct ath_tx_status *ts, int txok, int sendbar);
  57 static void ath_tx_txqaddbuf(struct ath_softc *sc, struct ath_txq *txq,
  58                              struct list_head *head);
  59 static void ath_buf_set_rate(struct ath_softc *sc, struct ath_buf *bf);
  60 static int ath_tx_num_badfrms(struct ath_softc *sc, struct ath_buf *bf,
  61                               struct ath_tx_status *ts, int txok);
  62 static void ath_tx_rc_status(struct ath_buf *bf, struct ath_tx_status *ts,
  63                              int nbad, int txok, bool update_rc);
  64 static void ath_tx_update_baw(struct ath_softc *sc, struct ath_atx_tid *tid,
  65                               int seqno);
  66
  67 enum {
  68         MCS_HT20,
  69         MCS_HT20_SGI,
  70         MCS_HT40,
  71         MCS_HT40_SGI,
  72 };
  73
  74 static int ath_max_4ms_framelen[4][32] = {
  75         [MCS_HT20] = {
  76                 3212,  6432,  9648,  12864,  19300,  25736,  28952,  32172,
  77                 6424,  12852, 19280, 25708,  38568,  51424,  57852,  64280,
  78                 9628,  19260, 28896, 38528,  57792,  65532,  65532,  65532,
  79                 12828, 25656, 38488, 51320,  65532,  65532,  65532,  65532,
  80         },
  81         [MCS_HT20_SGI] = {
  82                 3572,  7144,  10720,  14296,  21444,  28596,  32172,  35744,
  83                 7140,  14284, 21428,  28568,  42856,  57144,  64288,  65532,
  84                 10700, 21408, 32112,  42816,  64228,  65532,  65532,  65532,
  85                 14256, 28516, 42780,  57040,  65532,  65532,  65532,  65532,
  86         },
  87         [MCS_HT40] = {
  88                 6680,  13360,  20044,  26724,  40092,  53456,  60140,  65532,
  89                 13348, 26700,  40052,  53400,  65532,  65532,  65532,  65532,
  90                 20004, 40008,  60016,  65532,  65532,  65532,  65532,  65532,
  91                 26644, 53292,  65532,  65532,  65532,  65532,  65532,  65532,
  92         },
  93         [MCS_HT40_SGI] = {
  94                 7420,  14844,  22272,  29696,  44544,  59396,  65532,  65532,
  95                 14832, 29668,  44504,  59340,  65532,  65532,  65532,  65532,
  96                 22232, 44464,  65532,  65532,  65532,  65532,  65532,  65532,
  97                 29616, 59232,  65532,  65532,  65532,  65532,  65532,  65532,
  98         }
  99 };
 100
 101 /*********************/
 102 /* Aggregation logic */
 103 /*********************/
 104
 105 static void ath_tx_queue_tid(struct ath_txq *txq, struct ath_atx_tid *tid)
 106 {
 107         struct ath_atx_ac *ac = tid->ac;
 108
 109         if (tid->paused)
 110                 return;
 111
 112         if (tid->sched)
 113                 return;
 114
 115         tid->sched = true;
 116         list_add_tail(&tid->list, &ac->tid_q);
 117
 118         if (ac->sched)
 119                 return;
 120
 121         ac->sched = true;
 122         list_add_tail(&ac->list, &txq->axq_acq);
 123 }
 124
 125 static void ath_tx_resume_tid(struct ath_softc *sc, struct ath_atx_tid *tid)
 126 {
 127         struct ath_txq *txq = &sc->tx.txq[tid->ac->qnum];
 128
 129         WARN_ON(!tid->paused);
 130
 131         spin_lock_bh(&txq->axq_lock);
 132         tid->paused = false;
 133
 134         if (list_empty(&tid->buf_q))
 135                 goto unlock;
 136
 137         ath_tx_queue_tid(txq, tid);
 138         ath_txq_schedule(sc, txq);
 139 unlock:
 140         spin_unlock_bh(&txq->axq_lock);
 141 }
 142
 143 static void ath_tx_flush_tid(struct ath_softc *sc, struct ath_atx_tid *tid)
 144 {
 145         struct ath_txq *txq = &sc->tx.txq[tid->ac->qnum];
 146         struct ath_buf *bf;
 147         struct list_head bf_head;
 148         struct ath_tx_status ts;
 149
 150         INIT_LIST_HEAD(&bf_head);
 151
 152         memset(&ts, 0, sizeof(ts));
 153         spin_lock_bh(&txq->axq_lock);
 154
 155         while (!list_empty(&tid->buf_q)) {
 156                 bf = list_first_entry(&tid->buf_q, struct ath_buf, list);
 157                 list_move_tail(&bf->list, &bf_head);
 158
 159                 if (bf_isretried(bf)) {
 160                         ath_tx_update_baw(sc, tid, bf->bf_seqno);
 161                         ath_tx_complete_buf(sc, bf, txq, &bf_head, &ts, 0, 0);
 162                 } else {
 163                         ath_tx_send_ht_normal(sc, txq, tid, &bf_head);
 164                 }
 165         }
 166
 167         spin_unlock_bh(&txq->axq_lock);
 168 }
 169
 170 static void ath_tx_update_baw(struct ath_softc *sc, struct ath_atx_tid *tid,
 171                               int seqno)
 172 {
 173         int index, cindex;
 174
 175         index  = ATH_BA_INDEX(tid->seq_start, seqno);
 176         cindex = (tid->baw_head + index) & (ATH_TID_MAX_BUFS - 1);
 177
 178         __clear_bit(cindex, tid->tx_buf);
 179
 180         while (tid->baw_head != tid->baw_tail && !test_bit(tid->baw_head, tid->tx_buf)) {
 181                 INCR(tid->seq_start, IEEE80211_SEQ_MAX);
 182                 INCR(tid->baw_head, ATH_TID_MAX_BUFS);
 183         }
 184 }
 185
 186 static void ath_tx_addto_baw(struct ath_softc *sc, struct ath_atx_tid *tid,
 187                              struct ath_buf *bf)
 188 {
 189         int index, cindex;
 190
 191         if (bf_isretried(bf))
 192                 return;
 193
 194         index  = ATH_BA_INDEX(tid->seq_start, bf->bf_seqno);
 195         cindex = (tid->baw_head + index) & (ATH_TID_MAX_BUFS - 1);
 196         __set_bit(cindex, tid->tx_buf);
 197
 198         if (index >= ((tid->baw_tail - tid->baw_head) &
 199                 (ATH_TID_MAX_BUFS - 1))) {
 200                 tid->baw_tail = cindex;
 201                 INCR(tid->baw_tail, ATH_TID_MAX_BUFS);
 202         }
 203 }
 204
 205 /*
 206  * TODO: For frame(s) that are in the retry state, we will reuse the
 207  * sequence number(s) without setting the retry bit. The
 208  * alternative is to give up on these and BAR the receiver's window
 209  * forward.
 210  */
 211 static void ath_tid_drain(struct ath_softc *sc, struct ath_txq *txq,
 212                           struct ath_atx_tid *tid)
 213
 214 {
 215         struct ath_buf *bf;
 216         struct list_head bf_head;
 217         struct ath_tx_status ts;
 218
 219         memset(&ts, 0, sizeof(ts));
 220         INIT_LIST_HEAD(&bf_head);
 221
 222         for (;;) {
 223                 if (list_empty(&tid->buf_q))
 224                         break;
 225
 226                 bf = list_first_entry(&tid->buf_q, struct ath_buf, list);
 227                 list_move_tail(&bf->list, &bf_head);
 228
 229                 if (bf_isretried(bf))
 230                         ath_tx_update_baw(sc, tid, bf->bf_seqno);
 231
 232                 spin_unlock(&txq->axq_lock);
 233                 ath_tx_complete_buf(sc, bf, txq, &bf_head, &ts, 0, 0);
 234                 spin_lock(&txq->axq_lock);
 235         }
 236
 237         tid->seq_next = tid->seq_start;
 238         tid->baw_tail = tid->baw_head;
 239 }
 240
 241 static void ath_tx_set_retry(struct ath_softc *sc, struct ath_txq *txq,
 242                              struct ath_buf *bf)
 243 {
 244         struct sk_buff *skb;
 245         struct ieee80211_hdr *hdr;
 246
 247         bf->bf_state.bf_type |= BUF_RETRY;
 248         bf->bf_retries++;
 249         TX_STAT_INC(txq->axq_qnum, a_retries);
 250
 251         skb = bf->bf_mpdu;
 252         hdr = (struct ieee80211_hdr *)skb->data;
 253         hdr->frame_control |= cpu_to_le16(IEEE80211_FCTL_RETRY);
 254 }
 255
 256 static struct ath_buf *ath_tx_get_buffer(struct ath_softc *sc)
 257 {
 258         struct ath_buf *bf = NULL;
 259
 260         spin_lock_bh(&sc->tx.txbuflock);
 261
 262         if (unlikely(list_empty(&sc->tx.txbuf))) {
 263                 spin_unlock_bh(&sc->tx.txbuflock);
 264                 return NULL;
 265         }
 266
 267         bf = list_first_entry(&sc->tx.txbuf, struct ath_buf, list);
 268         list_del(&bf->list);
 269
 270         spin_unlock_bh(&sc->tx.txbuflock);
 271
 272         return bf;
 273 }
 274
 275 static void ath_tx_return_buffer(struct ath_softc *sc, struct ath_buf *bf)
 276 {
 277         spin_lock_bh(&sc->tx.txbuflock);
 278         list_add_tail(&bf->list, &sc->tx.txbuf);
 279         spin_unlock_bh(&sc->tx.txbuflock);
 280 }
 281
 282 static struct ath_buf* ath_clone_txbuf(struct ath_softc *sc, struct ath_buf *bf)
 283 {
 284         struct ath_buf *tbf;
 285
 286         tbf = ath_tx_get_buffer(sc);
 287         if (WARN_ON(!tbf))
 288                 return NULL;
 289
 290         ATH_TXBUF_RESET(tbf);
 291
 292         tbf->aphy = bf->aphy;
 293         tbf->bf_mpdu = bf->bf_mpdu;
 294         tbf->bf_buf_addr = bf->bf_buf_addr;
 295         memcpy(tbf->bf_desc, bf->bf_desc, sc->sc_ah->caps.tx_desc_len);
 296         tbf->bf_state = bf->bf_state;
 297         tbf->bf_dmacontext = bf->bf_dmacontext;
 298
 299         return tbf;
 300 }
 301
 302 static void ath_tx_complete_aggr(struct ath_softc *sc, struct ath_txq *txq,
 303                                  struct ath_buf *bf, struct list_head *bf_q,
 304                                  struct ath_tx_status *ts, int txok)
 305 {
 306         struct ath_node *an = NULL;
 307         struct sk_buff *skb;
 308         struct ieee80211_sta *sta;
 309         struct ieee80211_hw *hw;
 310         struct ieee80211_hdr *hdr;
 311         struct ieee80211_tx_info *tx_info;
 312         struct ath_atx_tid *tid = NULL;
 313         struct ath_buf *bf_next, *bf_last = bf->bf_lastbf;
 314         struct list_head bf_head, bf_pending;
 315         u16 seq_st = 0, acked_cnt = 0, txfail_cnt = 0;
 316         u32 ba[WME_BA_BMP_SIZE >> 5];
 317         int isaggr, txfail, txpending, sendbar = 0, needreset = 0, nbad = 0;
 318         bool rc_update = true;
 319         struct ieee80211_tx_rate rates[4];
 320
 321         skb = bf->bf_mpdu;
 322         hdr = (struct ieee80211_hdr *)skb->data;
 323
 324         tx_info = IEEE80211_SKB_CB(skb);
 325         hw = bf->aphy->hw;
 326
 327         memcpy(rates, tx_info->control.rates, sizeof(rates));
 328
 329         rcu_read_lock();
 330
 331         /* XXX: use ieee80211_find_sta! */
 332         sta = ieee80211_find_sta_by_hw(hw, hdr->addr1);
 333         if (!sta) {
 334                 rcu_read_unlock();
 335
 336                 INIT_LIST_HEAD(&bf_head);
 337                 while (bf) {
 338                         bf_next = bf->bf_next;
 339
 340                         bf->bf_state.bf_type |= BUF_XRETRY;
 341                         if ((sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) ||
 342                             !bf->bf_stale || bf_next != NULL)
 343                                 list_move_tail(&bf->list, &bf_head);
 344
 345                         ath_tx_rc_status(bf, ts, 0, 0, false);
 346                         ath_tx_complete_buf(sc, bf, txq, &bf_head, ts,
 347                                 0, 0);
 348
 349                         bf = bf_next;
 350                 }
 351                 return;
 352         }
 353
 354         an = (struct ath_node *)sta->drv_priv;
 355         tid = ATH_AN_2_TID(an, bf->bf_tidno);
 356
 357         /*
 358          * The hardware occasionally sends a tx status for the wrong TID.
 359          * In this case, the BA status cannot be considered valid and all
 360          * subframes need to be retransmitted
 361          */
 362         if (bf->bf_tidno != ts->tid)
 363                 txok = false;
 364
 365         isaggr = bf_isaggr(bf);
 366         memset(ba, 0, WME_BA_BMP_SIZE >> 3);
 367
 368         if (isaggr && txok) {
 369                 if (ts->ts_flags & ATH9K_TX_BA) {
 370                         seq_st = ts->ts_seqnum;
 371                         memcpy(ba, &ts->ba_low, WME_BA_BMP_SIZE >> 3);
 372                 } else {
 373                         /*
 374                          * AR5416 can become deaf/mute when BA
 375                          * issue happens. Chip needs to be reset.
 376                          * But AP code may have sychronization issues
 377                          * when perform internal reset in this routine.
 378                          * Only enable reset in STA mode for now.
 379                          */
 380                         if (sc->sc_ah->opmode == NL80211_IFTYPE_STATION)
 381                                 needreset = 1;
 382                 }
 383         }
 384
 385         INIT_LIST_HEAD(&bf_pending);
 386         INIT_LIST_HEAD(&bf_head);
 387
 388         nbad = ath_tx_num_badfrms(sc, bf, ts, txok);
 389         while (bf) {
 390                 txfail = txpending = 0;
 391                 bf_next = bf->bf_next;
 392
 393                 skb = bf->bf_mpdu;
 394                 tx_info = IEEE80211_SKB_CB(skb);
 395
 396                 if (ATH_BA_ISSET(ba, ATH_BA_INDEX(seq_st, bf->bf_seqno))) {
 397                         /* transmit completion, subframe is
 398                          * acked by block ack */
 399                         acked_cnt++;
 400                 } else if (!isaggr && txok) {
 401                         /* transmit completion */
 402                         acked_cnt++;
 403                 } else {
 404                         if (!(tid->state & AGGR_CLEANUP) &&
 405                             !bf_last->bf_tx_aborted) {
 406                                 if (bf->bf_retries < ATH_MAX_SW_RETRIES) {
 407                                         ath_tx_set_retry(sc, txq, bf);
 408                                         txpending = 1;
 409                                 } else {
 410                                         bf->bf_state.bf_type |= BUF_XRETRY;
 411                                         txfail = 1;
 412                                         sendbar = 1;
 413                                         txfail_cnt++;
 414                                 }
 415                         } else {
 416                                 /*
 417                                  * cleanup in progress, just fail
 418                                  * the un-acked sub-frames
 419                                  */
 420                                 txfail = 1;
 421                         }
 422                 }
 423
 424                 if (!(sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) &&
 425                     bf_next == NULL) {
 426                         /*
 427                          * Make sure the last desc is reclaimed if it
 428                          * not a holding desc.
 429                          */
 430                         if (!bf_last->bf_stale)
 431                                 list_move_tail(&bf->list, &bf_head);
 432                         else
 433                                 INIT_LIST_HEAD(&bf_head);
 434                 } else {
 435                         BUG_ON(list_empty(bf_q));
 436                         list_move_tail(&bf->list, &bf_head);
 437                 }
 438
 439                 if (!txpending || (tid->state & AGGR_CLEANUP)) {
 440                         /*
 441                          * complete the acked-ones/xretried ones; update
 442                          * block-ack window
 443                          */
 444                         spin_lock_bh(&txq->axq_lock);
 445                         ath_tx_update_baw(sc, tid, bf->bf_seqno);
 446                         spin_unlock_bh(&txq->axq_lock);
 447
 448                         if (rc_update && (acked_cnt == 1 || txfail_cnt == 1)) {
 449                                 memcpy(tx_info->control.rates, rates, sizeof(rates));
 450                                 ath_tx_rc_status(bf, ts, nbad, txok, true);
 451                                 rc_update = false;
 452                         } else {
 453                                 ath_tx_rc_status(bf, ts, nbad, txok, false);
 454                         }
 455
 456                         ath_tx_complete_buf(sc, bf, txq, &bf_head, ts,
 457                                 !txfail, sendbar);
 458                 } else {
 459                         /* retry the un-acked ones */
 460                         if (!(sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA)) {
 461                                 if (bf->bf_next == NULL && bf_last->bf_stale) {
 462                                         struct ath_buf *tbf;
 463
 464                                         tbf = ath_clone_txbuf(sc, bf_last);
 465                                         /*
 466                                          * Update tx baw and complete the
 467                                          * frame with failed status if we
 468                                          * run out of tx buf.
 469                                          */
 470                                         if (!tbf) {
 471                                                 spin_lock_bh(&txq->axq_lock);
 472                                                 ath_tx_update_baw(sc, tid,
 473                                                                 bf->bf_seqno);
 474                                                 spin_unlock_bh(&txq->axq_lock);
 475
 476                                                 bf->bf_state.bf_type |=
 477                                                         BUF_XRETRY;
 478                                                 ath_tx_rc_status(bf, ts, nbad,
 479                                                                 0, false);
 480                                                 ath_tx_complete_buf(sc, bf, txq,
 481                                                                     &bf_head,
 482                                                                     ts, 0, 0);
 483                                                 break;
 484                                         }
 485
 486                                         ath9k_hw_cleartxdesc(sc->sc_ah,
 487                                                              tbf->bf_desc);
 488                                         list_add_tail(&tbf->list, &bf_head);
 489                                 } else {
 490                                         /*
 491                                          * Clear descriptor status words for
 492                                          * software retry
 493                                          */
 494                                         ath9k_hw_cleartxdesc(sc->sc_ah,
 495                                                              bf->bf_desc);
 496                                 }
 497                         }
 498
 499                         /*
 500                          * Put this buffer to the temporary pending
 501                          * queue to retain ordering
 502                          */
 503                         list_splice_tail_init(&bf_head, &bf_pending);
 504                 }
 505
 506                 bf = bf_next;
 507         }
 508
 509         /* prepend un-acked frames to the beginning of the pending frame queue */
 510         if (!list_empty(&bf_pending)) {
 511                 spin_lock_bh(&txq->axq_lock);
 512                 list_splice(&bf_pending, &tid->buf_q);
 513                 ath_tx_queue_tid(txq, tid);
 514                 spin_unlock_bh(&txq->axq_lock);
 515         }
 516
 517         if (tid->state & AGGR_CLEANUP) {
 518                 ath_tx_flush_tid(sc, tid);
 519
 520                 if (tid->baw_head == tid->baw_tail) {
 521                         tid->state &= ~AGGR_ADDBA_COMPLETE;
 522                         tid->state &= ~AGGR_CLEANUP;
 523                 }
 524         }
 525
 526         rcu_read_unlock();
 527
 528         if (needreset)
 529                 ath_reset(sc, false);
 530 }
 531
 532 static u32 ath_lookup_rate(struct ath_softc *sc, struct ath_buf *bf,
 533                            struct ath_atx_tid *tid)
 534 {
 535         struct sk_buff *skb;
 536         struct ieee80211_tx_info *tx_info;
 537         struct ieee80211_tx_rate *rates;
 538         u32 max_4ms_framelen, frmlen;
 539         u16 aggr_limit, legacy = 0;
 540         int i;
 541
 542         skb = bf->bf_mpdu;
 543         tx_info = IEEE80211_SKB_CB(skb);
 544         rates = tx_info->control.rates;
 545
 546         /*
 547          * Find the lowest frame length among the rate series that will have a
 548          * 4ms transmit duration.
 549          * TODO - TXOP limit needs to be considered.
 550          */
 551         max_4ms_framelen = ATH_AMPDU_LIMIT_MAX;
 552
 553         for (i = 0; i < 4; i++) {
 554                 if (rates[i].count) {
 555                         int modeidx;
 556                         if (!(rates[i].flags & IEEE80211_TX_RC_MCS)) {
 557                                 legacy = 1;
 558                                 break;
 559                         }
 560
 561                         if (rates[i].flags & IEEE80211_TX_RC_40_MHZ_WIDTH)
 562                                 modeidx = MCS_HT40;
 563                         else
 564                                 modeidx = MCS_HT20;
 565
 566                         if (rates[i].flags & IEEE80211_TX_RC_SHORT_GI)
 567                                 modeidx++;
 568
 569                         frmlen = ath_max_4ms_framelen[modeidx][rates[i].idx];
 570                         max_4ms_framelen = min(max_4ms_framelen, frmlen);
 571                 }
 572         }
 573
 574         /*
 575          * limit aggregate size by the minimum rate if rate selected is
 576          * not a probe rate, if rate selected is a probe rate then
 577          * avoid aggregation of this packet.
 578          */
 579         if (tx_info->flags & IEEE80211_TX_CTL_RATE_CTRL_PROBE || legacy)
 580                 return 0;
 581
 582         if (sc->sc_flags & SC_OP_BT_PRIORITY_DETECTED)
 583                 aggr_limit = min((max_4ms_framelen * 3) / 8,
 584                                  (u32)ATH_AMPDU_LIMIT_MAX);
 585         else
 586                 aggr_limit = min(max_4ms_framelen,
 587                                  (u32)ATH_AMPDU_LIMIT_MAX);
 588
 589         /*
 590          * h/w can accept aggregates upto 16 bit lengths (65535).
 591          * The IE, however can hold upto 65536, which shows up here
 592          * as zero. Ignore 65536 since we  are constrained by hw.
 593          */
 594         if (tid->an->maxampdu)
 595                 aggr_limit = min(aggr_limit, tid->an->maxampdu);
 596
 597         return aggr_limit;
 598 }
 599
 600 /*
 601  * Returns the number of delimiters to be added to
 602  * meet the minimum required mpdudensity.
 603  */
 604 static int ath_compute_num_delims(struct ath_softc *sc, struct ath_atx_tid *tid,
 605                                   struct ath_buf *bf, u16 frmlen)
 606 {
 607         struct sk_buff *skb = bf->bf_mpdu;
 608         struct ieee80211_tx_info *tx_info = IEEE80211_SKB_CB(skb);
 609         u32 nsymbits, nsymbols;
 610         u16 minlen;
 611         u8 flags, rix;
 612         int width, streams, half_gi, ndelim, mindelim;
 613
 614         /* Select standard number of delimiters based on frame length alone */
 615         ndelim = ATH_AGGR_GET_NDELIM(frmlen);
 616
 617         /*
 618          * If encryption enabled, hardware requires some more padding between
 619          * subframes.
 620          * TODO - this could be improved to be dependent on the rate.
 621          *      The hardware can keep up at lower rates, but not higher rates
 622          */
 623         if (bf->bf_keytype != ATH9K_KEY_TYPE_CLEAR)
 624                 ndelim += ATH_AGGR_ENCRYPTDELIM;
 625
 626         /*
 627          * Convert desired mpdu density from microeconds to bytes based
 628          * on highest rate in rate series (i.e. first rate) to determine
 629          * required minimum length for subframe. Take into account
 630          * whether high rate is 20 or 40Mhz and half or full GI.
 631          *
 632          * If there is no mpdu density restriction, no further calculation
 633          * is needed.
 634          */
 635
 636         if (tid->an->mpdudensity == 0)
 637                 return ndelim;
 638
 639         rix = tx_info->control.rates[0].idx;
 640         flags = tx_info->control.rates[0].flags;
 641         width = (flags & IEEE80211_TX_RC_40_MHZ_WIDTH) ? 1 : 0;
 642         half_gi = (flags & IEEE80211_TX_RC_SHORT_GI) ? 1 : 0;
 643
 644         if (half_gi)
 645                 nsymbols = NUM_SYMBOLS_PER_USEC_HALFGI(tid->an->mpdudensity);
 646         else
 647                 nsymbols = NUM_SYMBOLS_PER_USEC(tid->an->mpdudensity);
 648
 649         if (nsymbols == 0)
 650                 nsymbols = 1;
 651
 652         streams = HT_RC_2_STREAMS(rix);
 653         nsymbits = bits_per_symbol[rix % 8][width] * streams;
 654         minlen = (nsymbols * nsymbits) / BITS_PER_BYTE;
 655
 656         if (frmlen < minlen) {
 657                 mindelim = (minlen - frmlen) / ATH_AGGR_DELIM_SZ;
 658                 ndelim = max(mindelim, ndelim);
 659         }
 660
 661         return ndelim;
 662 }
 663
 664 static enum ATH_AGGR_STATUS ath_tx_form_aggr(struct ath_softc *sc,
 665                                              struct ath_txq *txq,
 666                                              struct ath_atx_tid *tid,
 667                                              struct list_head *bf_q)
 668 {
 669 #define PADBYTES(_len) ((4 - ((_len) % 4)) % 4)
 670         struct ath_buf *bf, *bf_first, *bf_prev = NULL;
 671         int rl = 0, nframes = 0, ndelim, prev_al = 0;
 672         u16 aggr_limit = 0, al = 0, bpad = 0,
 673                 al_delta, h_baw = tid->baw_size / 2;
 674         enum ATH_AGGR_STATUS status = ATH_AGGR_DONE;
 675
 676         bf_first = list_first_entry(&tid->buf_q, struct ath_buf, list);
 677
 678         do {
 679                 bf = list_first_entry(&tid->buf_q, struct ath_buf, list);
 680
 681                 /* do not step over block-ack window */
 682                 if (!BAW_WITHIN(tid->seq_start, tid->baw_size, bf->bf_seqno)) {
 683                         status = ATH_AGGR_BAW_CLOSED;
 684                         break;
 685                 }
 686
 687                 if (!rl) {
 688                         aggr_limit = ath_lookup_rate(sc, bf, tid);
 689                         rl = 1;
 690                 }
 691
 692                 /* do not exceed aggregation limit */
 693                 al_delta = ATH_AGGR_DELIM_SZ + bf->bf_frmlen;
 694
 695                 if (nframes &&
 696                     (aggr_limit < (al + bpad + al_delta + prev_al))) {
 697                         status = ATH_AGGR_LIMITED;
 698                         break;
 699                 }
 700
 701                 /* do not exceed subframe limit */
 702                 if (nframes >= min((int)h_baw, ATH_AMPDU_SUBFRAME_DEFAULT)) {
 703                         status = ATH_AGGR_LIMITED;
 704                         break;
 705                 }
 706                 nframes++;
 707
 708                 /* add padding for previous frame to aggregation length */
 709                 al += bpad + al_delta;
 710
 711                 /*
 712                  * Get the delimiters needed to meet the MPDU
 713                  * density for this node.
 714                  */
 715                 ndelim = ath_compute_num_delims(sc, tid, bf_first, bf->bf_frmlen);
 716                 bpad = PADBYTES(al_delta) + (ndelim << 2);
 717
 718                 bf->bf_next = NULL;
 719                 ath9k_hw_set_desc_link(sc->sc_ah, bf->bf_desc, 0);
 720
 721                 /* link buffers of this frame to the aggregate */
 722                 ath_tx_addto_baw(sc, tid, bf);
 723                 ath9k_hw_set11n_aggr_middle(sc->sc_ah, bf->bf_desc, ndelim);
 724                 list_move_tail(&bf->list, bf_q);
 725                 if (bf_prev) {
 726                         bf_prev->bf_next = bf;
 727                         ath9k_hw_set_desc_link(sc->sc_ah, bf_prev->bf_desc,
 728                                                bf->bf_daddr);
 729                 }
 730                 bf_prev = bf;
 731
 732         } while (!list_empty(&tid->buf_q));
 733
 734         bf_first->bf_al = al;
 735         bf_first->bf_nframes = nframes;
 736
 737         return status;
 738 #undef PADBYTES
 739 }
 740
 741 static void ath_tx_sched_aggr(struct ath_softc *sc, struct ath_txq *txq,
 742                               struct ath_atx_tid *tid)
 743 {
 744         struct ath_buf *bf;
 745         enum ATH_AGGR_STATUS status;
 746         struct list_head bf_q;
 747
 748         do {
 749                 if (list_empty(&tid->buf_q))
 750                         return;
 751
 752                 INIT_LIST_HEAD(&bf_q);
 753
 754                 status = ath_tx_form_aggr(sc, txq, tid, &bf_q);
 755
 756                 /*
 757                  * no frames picked up to be aggregated;
 758                  * block-ack window is not open.
 759                  */
 760                 if (list_empty(&bf_q))
 761                         break;
 762
 763                 bf = list_first_entry(&bf_q, struct ath_buf, list);
 764                 bf->bf_lastbf = list_entry(bf_q.prev, struct ath_buf, list);
 765
 766                 /* if only one frame, send as non-aggregate */
 767                 if (bf->bf_nframes == 1) {
 768                         bf->bf_state.bf_type &= ~BUF_AGGR;
 769                         ath9k_hw_clr11n_aggr(sc->sc_ah, bf->bf_desc);
 770                         ath_buf_set_rate(sc, bf);
 771                         ath_tx_txqaddbuf(sc, txq, &bf_q);
 772                         continue;
 773                 }
 774
 775                 /* setup first desc of aggregate */
 776                 bf->bf_state.bf_type |= BUF_AGGR;
 777                 ath_buf_set_rate(sc, bf);
 778                 ath9k_hw_set11n_aggr_first(sc->sc_ah, bf->bf_desc, bf->bf_al);
 779
 780                 /* anchor last desc of aggregate */
 781                 ath9k_hw_set11n_aggr_last(sc->sc_ah, bf->bf_lastbf->bf_desc);
 782
 783                 ath_tx_txqaddbuf(sc, txq, &bf_q);
 784                 TX_STAT_INC(txq->axq_qnum, a_aggr);
 785
 786         } while (txq->axq_depth < ATH_AGGR_MIN_QDEPTH &&
 787                  status != ATH_AGGR_BAW_CLOSED);
 788 }
 789
 790 int ath_tx_aggr_start(struct ath_softc *sc, struct ieee80211_sta *sta,
 791                       u16 tid, u16 *ssn)
 792 {
 793         struct ath_atx_tid *txtid;
 794         struct ath_node *an;
 795
 796         an = (struct ath_node *)sta->drv_priv;
 797         txtid = ATH_AN_2_TID(an, tid);
 798
 799         if (txtid->state & (AGGR_CLEANUP | AGGR_ADDBA_COMPLETE))
 800                 return -EAGAIN;
 801
 802         txtid->state |= AGGR_ADDBA_PROGRESS;
 803         txtid->paused = true;
 804         *ssn = txtid->seq_start;
 805
 806         return 0;
 807 }
 808
 809 void ath_tx_aggr_stop(struct ath_softc *sc, struct ieee80211_sta *sta, u16 tid)
 810 {
 811         struct ath_node *an = (struct ath_node *)sta->drv_priv;
 812         struct ath_atx_tid *txtid = ATH_AN_2_TID(an, tid);
 813         struct ath_txq *txq = &sc->tx.txq[txtid->ac->qnum];
 814
 815         if (txtid->state & AGGR_CLEANUP)
 816                 return;
 817
 818         if (!(txtid->state & AGGR_ADDBA_COMPLETE)) {
 819                 txtid->state &= ~AGGR_ADDBA_PROGRESS;
 820                 return;
 821         }
 822
 823         spin_lock_bh(&txq->axq_lock);
 824         txtid->paused = true;
 825
 826         /*
 827          * If frames are still being transmitted for this TID, they will be
 828          * cleaned up during tx completion. To prevent race conditions, this
 829          * TID can only be reused after all in-progress subframes have been
 830          * completed.
 831          */
 832         if (txtid->baw_head != txtid->baw_tail)
 833                 txtid->state |= AGGR_CLEANUP;
 834         else
 835                 txtid->state &= ~AGGR_ADDBA_COMPLETE;
 836         spin_unlock_bh(&txq->axq_lock);
 837
 838         ath_tx_flush_tid(sc, txtid);
 839 }
 840
 841 void ath_tx_aggr_resume(struct ath_softc *sc, struct ieee80211_sta *sta, u16 tid)
 842 {
 843         struct ath_atx_tid *txtid;
 844         struct ath_node *an;
 845
 846         an = (struct ath_node *)sta->drv_priv;
 847
 848         if (sc->sc_flags & SC_OP_TXAGGR) {
 849                 txtid = ATH_AN_2_TID(an, tid);
 850                 txtid->baw_size =
 851                         IEEE80211_MIN_AMPDU_BUF << sta->ht_cap.ampdu_factor;
 852                 txtid->state |= AGGR_ADDBA_COMPLETE;
 853                 txtid->state &= ~AGGR_ADDBA_PROGRESS;
 854                 ath_tx_resume_tid(sc, txtid);
 855         }
 856 }
 857
 858 /********************/
 859 /* Queue Management */
 860 /********************/
 861
 862 static void ath_txq_drain_pending_buffers(struct ath_softc *sc,
 863                                           struct ath_txq *txq)
 864 {
 865         struct ath_atx_ac *ac, *ac_tmp;
 866         struct ath_atx_tid *tid, *tid_tmp;
 867
 868         list_for_each_entry_safe(ac, ac_tmp, &txq->axq_acq, list) {
 869                 list_del(&ac->list);
 870                 ac->sched = false;
 871                 list_for_each_entry_safe(tid, tid_tmp, &ac->tid_q, list) {
 872                         list_del(&tid->list);
 873                         tid->sched = false;
 874                         ath_tid_drain(sc, txq, tid);
 875                 }
 876         }
 877 }
 878
 879 struct ath_txq *ath_txq_setup(struct ath_softc *sc, int qtype, int subtype)
 880 {
 881         struct ath_hw *ah = sc->sc_ah;
 882         struct ath_common *common = ath9k_hw_common(ah);
 883         struct ath9k_tx_queue_info qi;
 884         int qnum, i;
 885
 886         memset(&qi, 0, sizeof(qi));
 887         qi.tqi_subtype = subtype;
 888         qi.tqi_aifs = ATH9K_TXQ_USEDEFAULT;
 889         qi.tqi_cwmin = ATH9K_TXQ_USEDEFAULT;
 890         qi.tqi_cwmax = ATH9K_TXQ_USEDEFAULT;
 891         qi.tqi_physCompBuf = 0;
 892
 893         /*
 894          * Enable interrupts only for EOL and DESC conditions.
 895          * We mark tx descriptors to receive a DESC interrupt
 896          * when a tx queue gets deep; otherwise waiting for the
 897          * EOL to reap descriptors.  Note that this is done to
 898          * reduce interrupt load and this only defers reaping
 899          * descriptors, never transmitting frames.  Aside from
 900          * reducing interrupts this also permits more concurrency.
 901          * The only potential downside is if the tx queue backs
 902          * up in which case the top half of the kernel may backup
 903          * due to a lack of tx descriptors.
 904          *
 905          * The UAPSD queue is an exception, since we take a desc-
 906          * based intr on the EOSP frames.
 907          */
 908         if (ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) {
 909                 qi.tqi_qflags = TXQ_FLAG_TXOKINT_ENABLE |
 910                                 TXQ_FLAG_TXERRINT_ENABLE;
 911         } else {
 912                 if (qtype == ATH9K_TX_QUEUE_UAPSD)
 913                         qi.tqi_qflags = TXQ_FLAG_TXDESCINT_ENABLE;
 914                 else
 915                         qi.tqi_qflags = TXQ_FLAG_TXEOLINT_ENABLE |
 916                                         TXQ_FLAG_TXDESCINT_ENABLE;
 917         }
 918         qnum = ath9k_hw_setuptxqueue(ah, qtype, &qi);
 919         if (qnum == -1) {
 920                 /*
 921                  * NB: don't print a message, this happens
 922                  * normally on parts with too few tx queues
 923                  */
 924                 return NULL;
 925         }
 926         if (qnum >= ARRAY_SIZE(sc->tx.txq)) {
 927                 ath_print(common, ATH_DBG_FATAL,
 928                           "qnum %u out of range, max %u!\n",
 929                           qnum, (unsigned int)ARRAY_SIZE(sc->tx.txq));
 930                 ath9k_hw_releasetxqueue(ah, qnum);
 931                 return NULL;
 932         }
 933         if (!ATH_TXQ_SETUP(sc, qnum)) {
 934                 struct ath_txq *txq = &sc->tx.txq[qnum];
 935
 936                 txq->axq_class = subtype;
 937                 txq->axq_qnum = qnum;
 938                 txq->axq_link = NULL;
 939                 INIT_LIST_HEAD(&txq->axq_q);
 940                 INIT_LIST_HEAD(&txq->axq_acq);
 941                 spin_lock_init(&txq->axq_lock);
 942                 txq->axq_depth = 0;
 943                 txq->axq_tx_inprogress = false;
 944                 sc->tx.txqsetup |= 1<<qnum;
 945
 946                 txq->txq_headidx = txq->txq_tailidx = 0;
 947                 for (i = 0; i < ATH_TXFIFO_DEPTH; i++)
 948                         INIT_LIST_HEAD(&txq->txq_fifo[i]);
 949                 INIT_LIST_HEAD(&txq->txq_fifo_pending);
 950         }
 951         return &sc->tx.txq[qnum];
 952 }
 953
 954 int ath_txq_update(struct ath_softc *sc, int qnum,
 955                    struct ath9k_tx_queue_info *qinfo)
 956 {
 957         struct ath_hw *ah = sc->sc_ah;
 958         int error = 0;
 959         struct ath9k_tx_queue_info qi;
 960
 961         if (qnum == sc->beacon.beaconq) {
 962                 /*
 963                  * XXX: for beacon queue, we just save the parameter.
 964                  * It will be picked up by ath_beaconq_config when
 965                  * it's necessary.
 966                  */
 967                 sc->beacon.beacon_qi = *qinfo;
 968                 return 0;
 969         }
 970
 971         BUG_ON(sc->tx.txq[qnum].axq_qnum != qnum);
 972
 973         ath9k_hw_get_txq_props(ah, qnum, &qi);
 974         qi.tqi_aifs = qinfo->tqi_aifs;
 975         qi.tqi_cwmin = qinfo->tqi_cwmin;
 976         qi.tqi_cwmax = qinfo->tqi_cwmax;
 977         qi.tqi_burstTime = qinfo->tqi_burstTime;
 978         qi.tqi_readyTime = qinfo->tqi_readyTime;
 979
 980         if (!ath9k_hw_set_txq_props(ah, qnum, &qi)) {
 981                 ath_print(ath9k_hw_common(sc->sc_ah), ATH_DBG_FATAL,
 982                           "Unable to update hardware queue %u!\n", qnum);
 983                 error = -EIO;
 984         } else {
 985                 ath9k_hw_resettxqueue(ah, qnum);
 986         }
 987
 988         return error;
 989 }
 990
 991 int ath_cabq_update(struct ath_softc *sc)
 992 {
 993         struct ath9k_tx_queue_info qi;
 994         int qnum = sc->beacon.cabq->axq_qnum;
 995
 996         ath9k_hw_get_txq_props(sc->sc_ah, qnum, &qi);
 997         /*
 998          * Ensure the readytime % is within the bounds.
 999          */
1000         if (sc->config.cabqReadytime < ATH9K_READY_TIME_LO_BOUND)
1001                 sc->config.cabqReadytime = ATH9K_READY_TIME_LO_BOUND;
1002         else if (sc->config.cabqReadytime > ATH9K_READY_TIME_HI_BOUND)
1003                 sc->config.cabqReadytime = ATH9K_READY_TIME_HI_BOUND;
1004
1005         qi.tqi_readyTime = (sc->beacon_interval *
1006                             sc->config.cabqReadytime) / 100;
1007         ath_txq_update(sc, qnum, &qi);
1008
1009         return 0;
1010 }
1011
1012 /*
1013  * Drain a given TX queue (could be Beacon or Data)
1014  *
1015  * This assumes output has been stopped and
1016  * we do not need to block ath_tx_tasklet.
1017  */
1018 void ath_draintxq(struct ath_softc *sc, struct ath_txq *txq, bool retry_tx)
1019 {
1020         struct ath_buf *bf, *lastbf;
1021         struct list_head bf_head;
1022         struct ath_tx_status ts;
1023
1024         memset(&ts, 0, sizeof(ts));
1025         INIT_LIST_HEAD(&bf_head);
1026
1027         for (;;) {
1028                 spin_lock_bh(&txq->axq_lock);
1029
1030                 if (sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) {
1031                         if (list_empty(&txq->txq_fifo[txq->txq_tailidx])) {
1032                                 txq->txq_headidx = txq->txq_tailidx = 0;
1033                                 spin_unlock_bh(&txq->axq_lock);
1034                                 break;
1035                         } else {
1036                                 bf = list_first_entry(&txq->txq_fifo[txq->txq_tailidx],
1037                                                       struct ath_buf, list);
1038                         }
1039                 } else {
1040                         if (list_empty(&txq->axq_q)) {
1041                                 txq->axq_link = NULL;
1042                                 spin_unlock_bh(&txq->axq_lock);
1043                                 break;
1044                         }
1045                         bf = list_first_entry(&txq->axq_q, struct ath_buf,
1046                                               list);
1047
1048                         if (bf->bf_stale) {
1049                                 list_del(&bf->list);
1050                                 spin_unlock_bh(&txq->axq_lock);
1051
1052                                 ath_tx_return_buffer(sc, bf);
1053                                 continue;
1054                         }
1055                 }
1056
1057                 lastbf = bf->bf_lastbf;
1058                 if (!retry_tx)
1059                         lastbf->bf_tx_aborted = true;
1060
1061                 if (sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) {
1062                         list_cut_position(&bf_head,
1063                                           &txq->txq_fifo[txq->txq_tailidx],
1064                                           &lastbf->list);
1065                         INCR(txq->txq_tailidx, ATH_TXFIFO_DEPTH);
1066                 } else {
1067                         /* remove ath_buf's of the same mpdu from txq */
1068                         list_cut_position(&bf_head, &txq->axq_q, &lastbf->list);
1069                 }
1070
1071                 txq->axq_depth--;
1072
1073                 spin_unlock_bh(&txq->axq_lock);
1074
1075                 if (bf_isampdu(bf))
1076                         ath_tx_complete_aggr(sc, txq, bf, &bf_head, &ts, 0);
1077                 else
1078                         ath_tx_complete_buf(sc, bf, txq, &bf_head, &ts, 0, 0);
1079         }
1080
1081         spin_lock_bh(&txq->axq_lock);
1082         txq->axq_tx_inprogress = false;
1083         spin_unlock_bh(&txq->axq_lock);
1084
1085         /* flush any pending frames if aggregation is enabled */
1086         if (sc->sc_flags & SC_OP_TXAGGR) {
1087                 if (!retry_tx) {
1088                         spin_lock_bh(&txq->axq_lock);
1089                         ath_txq_drain_pending_buffers(sc, txq);
1090                         spin_unlock_bh(&txq->axq_lock);
1091                 }
1092         }
1093
1094         if (sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) {
1095                 spin_lock_bh(&txq->axq_lock);
1096                 while (!list_empty(&txq->txq_fifo_pending)) {
1097                         bf = list_first_entry(&txq->txq_fifo_pending,
1098                                               struct ath_buf, list);
1099                         list_cut_position(&bf_head,
1100                                           &txq->txq_fifo_pending,
1101                                           &bf->bf_lastbf->list);
1102                         spin_unlock_bh(&txq->axq_lock);
1103
1104                         if (bf_isampdu(bf))
1105                                 ath_tx_complete_aggr(sc, txq, bf, &bf_head,
1106                                                      &ts, 0);
1107                         else
1108                                 ath_tx_complete_buf(sc, bf, txq, &bf_head,
1109                                                     &ts, 0, 0);
1110                         spin_lock_bh(&txq->axq_lock);
1111                 }
1112                 spin_unlock_bh(&txq->axq_lock);
1113         }
1114 }
1115
1116 void ath_drain_all_txq(struct ath_softc *sc, bool retry_tx)
1117 {
1118         struct ath_hw *ah = sc->sc_ah;
1119         struct ath_common *common = ath9k_hw_common(sc->sc_ah);
1120         struct ath_txq *txq;
1121         int i, npend = 0;
1122
1123         if (sc->sc_flags & SC_OP_INVALID)
1124                 return;
1125
1126         /* Stop beacon queue */
1127         ath9k_hw_stoptxdma(sc->sc_ah, sc->beacon.beaconq);
1128
1129         /* Stop data queues */
1130         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++) {
1131                 if (ATH_TXQ_SETUP(sc, i)) {
1132                         txq = &sc->tx.txq[i];
1133                         ath9k_hw_stoptxdma(ah, txq->axq_qnum);
1134                         npend += ath9k_hw_numtxpending(ah, txq->axq_qnum);
1135                 }
1136         }
1137
1138         if (npend) {
1139                 int r;
1140
1141                 ath_print(common, ATH_DBG_FATAL,
1142                           "Failed to stop TX DMA. Resetting hardware!\n");
1143
1144                 spin_lock_bh(&sc->sc_resetlock);
1145                 r = ath9k_hw_reset(ah, sc->sc_ah->curchan, ah->caldata, false);
1146                 if (r)
1147                         ath_print(common, ATH_DBG_FATAL,
1148                                   "Unable to reset hardware; reset status %d\n",
1149                                   r);
1150                 spin_unlock_bh(&sc->sc_resetlock);
1151         }
1152
1153         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++) {
1154                 if (ATH_TXQ_SETUP(sc, i))
1155                         ath_draintxq(sc, &sc->tx.txq[i], retry_tx);
1156         }
1157 }
1158
1159 void ath_tx_cleanupq(struct ath_softc *sc, struct ath_txq *txq)
1160 {
1161         ath9k_hw_releasetxqueue(sc->sc_ah, txq->axq_qnum);
1162         sc->tx.txqsetup &= ~(1<<txq->axq_qnum);
1163 }
1164
1165 void ath_txq_schedule(struct ath_softc *sc, struct ath_txq *txq)
1166 {
1167         struct ath_atx_ac *ac;
1168         struct ath_atx_tid *tid;
1169
1170         if (list_empty(&txq->axq_acq))
1171                 return;
1172
1173         ac = list_first_entry(&txq->axq_acq, struct ath_atx_ac, list);
1174         list_del(&ac->list);
1175         ac->sched = false;
1176
1177         do {
1178                 if (list_empty(&ac->tid_q))
1179                         return;
1180
1181                 tid = list_first_entry(&ac->tid_q, struct ath_atx_tid, list);
1182                 list_del(&tid->list);
1183                 tid->sched = false;
1184
1185                 if (tid->paused)
1186                         continue;
1187
1188                 ath_tx_sched_aggr(sc, txq, tid);
1189
1190                 /*
1191                  * add tid to round-robin queue if more frames
1192                  * are pending for the tid
1193                  */
1194                 if (!list_empty(&tid->buf_q))
1195                         ath_tx_queue_tid(txq, tid);
1196
1197                 break;
1198         } while (!list_empty(&ac->tid_q));
1199
1200         if (!list_empty(&ac->tid_q)) {
1201                 if (!ac->sched) {
1202                         ac->sched = true;
1203                         list_add_tail(&ac->list, &txq->axq_acq);
1204                 }
1205         }
1206 }
1207
1208 int ath_tx_setup(struct ath_softc *sc, int haltype)
1209 {
1210         struct ath_txq *txq;
1211
1212         if (haltype >= ARRAY_SIZE(sc->tx.hwq_map)) {
1213                 ath_print(ath9k_hw_common(sc->sc_ah), ATH_DBG_FATAL,
1214                           "HAL AC %u out of range, max %zu!\n",
1215                          haltype, ARRAY_SIZE(sc->tx.hwq_map));
1216                 return 0;
1217         }
1218         txq = ath_txq_setup(sc, ATH9K_TX_QUEUE_DATA, haltype);
1219         if (txq != NULL) {
1220                 sc->tx.hwq_map[haltype] = txq->axq_qnum;
1221                 return 1;
1222         } else
1223                 return 0;
1224 }
1225
1226 /***********/
1227 /* TX, DMA */
1228 /***********/
1229
1230 /*
1231  * Insert a chain of ath_buf (descriptors) on a txq and
1232  * assume the descriptors are already chained together by caller.
1233  */
1234 static void ath_tx_txqaddbuf(struct ath_softc *sc, struct ath_txq *txq,
1235                              struct list_head *head)
1236 {
1237         struct ath_hw *ah = sc->sc_ah;
1238         struct ath_common *common = ath9k_hw_common(ah);
1239         struct ath_buf *bf;
1240
1241         /*
1242          * Insert the frame on the outbound list and
1243          * pass it on to the hardware.
1244          */
1245
1246         if (list_empty(head))
1247                 return;
1248
1249         bf = list_first_entry(head, struct ath_buf, list);
1250
1251         ath_print(common, ATH_DBG_QUEUE,
1252                   "qnum: %d, txq depth: %d\n", txq->axq_qnum, txq->axq_depth);
1253
1254         if (sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) {
1255                 if (txq->axq_depth >= ATH_TXFIFO_DEPTH) {
1256                         list_splice_tail_init(head, &txq->txq_fifo_pending);
1257                         return;
1258                 }
1259                 if (!list_empty(&txq->txq_fifo[txq->txq_headidx]))
1260                         ath_print(common, ATH_DBG_XMIT,
1261                                   "Initializing tx fifo %d which "
1262                                   "is non-empty\n",
1263                                   txq->txq_headidx);
1264                 INIT_LIST_HEAD(&txq->txq_fifo[txq->txq_headidx]);
1265                 list_splice_init(head, &txq->txq_fifo[txq->txq_headidx]);
1266                 INCR(txq->txq_headidx, ATH_TXFIFO_DEPTH);
1267                 ath9k_hw_puttxbuf(ah, txq->axq_qnum, bf->bf_daddr);
1268                 ath_print(common, ATH_DBG_XMIT,
1269                           "TXDP[%u] = %llx (%p)\n",
1270                           txq->axq_qnum, ito64(bf->bf_daddr), bf->bf_desc);
1271         } else {
1272                 list_splice_tail_init(head, &txq->axq_q);
1273
1274                 if (txq->axq_link == NULL) {
1275                         ath9k_hw_puttxbuf(ah, txq->axq_qnum, bf->bf_daddr);
1276                         ath_print(common, ATH_DBG_XMIT,
1277                                         "TXDP[%u] = %llx (%p)\n",
1278                                         txq->axq_qnum, ito64(bf->bf_daddr),
1279                                         bf->bf_desc);
1280                 } else {
1281                         *txq->axq_link = bf->bf_daddr;
1282                         ath_print(common, ATH_DBG_XMIT,
1283                                         "link[%u] (%p)=%llx (%p)\n",
1284                                         txq->axq_qnum, txq->axq_link,
1285                                         ito64(bf->bf_daddr), bf->bf_desc);
1286                 }
1287                 ath9k_hw_get_desc_link(ah, bf->bf_lastbf->bf_desc,
1288                                        &txq->axq_link);
1289                 ath9k_hw_txstart(ah, txq->axq_qnum);
1290         }
1291         txq->axq_depth++;
1292 }
1293
1294 static void ath_tx_send_ampdu(struct ath_softc *sc, struct ath_atx_tid *tid,
1295                               struct list_head *bf_head,
1296                               struct ath_tx_control *txctl)
1297 {
1298         struct ath_buf *bf;
1299
1300         bf = list_first_entry(bf_head, struct ath_buf, list);
1301         bf->bf_state.bf_type |= BUF_AMPDU;
1302         TX_STAT_INC(txctl->txq->axq_qnum, a_queued);
1303
1304         /*
1305          * Do not queue to h/w when any of the following conditions is true:
1306          * - there are pending frames in software queue
1307          * - the TID is currently paused for ADDBA/BAR request
1308          * - seqno is not within block-ack window
1309          * - h/w queue depth exceeds low water mark
1310          */
1311         if (!list_empty(&tid->buf_q) || tid->paused ||
1312             !BAW_WITHIN(tid->seq_start, tid->baw_size, bf->bf_seqno) ||
1313             txctl->txq->axq_depth >= ATH_AGGR_MIN_QDEPTH) {
1314                 /*
1315                  * Add this frame to software queue for scheduling later
1316                  * for aggregation.
1317                  */
1318                 list_move_tail(&bf->list, &tid->buf_q);
1319                 ath_tx_queue_tid(txctl->txq, tid);
1320                 return;
1321         }
1322
1323         /* Add sub-frame to BAW */
1324         ath_tx_addto_baw(sc, tid, bf);
1325
1326         /* Queue to h/w without aggregation */
1327         bf->bf_nframes = 1;
1328         bf->bf_lastbf = bf;
1329         ath_buf_set_rate(sc, bf);
1330         ath_tx_txqaddbuf(sc, txctl->txq, bf_head);
1331 }
1332
1333 static void ath_tx_send_ht_normal(struct ath_softc *sc, struct ath_txq *txq,
1334                                   struct ath_atx_tid *tid,
1335                                   struct list_head *bf_head)
1336 {
1337         struct ath_buf *bf;
1338
1339         bf = list_first_entry(bf_head, struct ath_buf, list);
1340         bf->bf_state.bf_type &= ~BUF_AMPDU;
1341
1342         /* update starting sequence number for subsequent ADDBA request */
1343         INCR(tid->seq_start, IEEE80211_SEQ_MAX);
1344
1345         bf->bf_nframes = 1;
1346         bf->bf_lastbf = bf;
1347         ath_buf_set_rate(sc, bf);
1348         ath_tx_txqaddbuf(sc, txq, bf_head);
1349         TX_STAT_INC(txq->axq_qnum, queued);
1350 }
1351
1352 static void ath_tx_send_normal(struct ath_softc *sc, struct ath_txq *txq,
1353                                struct list_head *bf_head)
1354 {
1355         struct ath_buf *bf;
1356
1357         bf = list_first_entry(bf_head, struct ath_buf, list);
1358
1359         bf->bf_lastbf = bf;
1360         bf->bf_nframes = 1;
1361         ath_buf_set_rate(sc, bf);
1362         ath_tx_txqaddbuf(sc, txq, bf_head);
1363         TX_STAT_INC(txq->axq_qnum, queued);
1364 }
1365
1366 static enum ath9k_pkt_type get_hw_packet_type(struct sk_buff *skb)
1367 {
1368         struct ieee80211_hdr *hdr;
1369         enum ath9k_pkt_type htype;
1370         __le16 fc;
1371
1372         hdr = (struct ieee80211_hdr *)skb->data;
1373         fc = hdr->frame_control;
1374
1375         if (ieee80211_is_beacon(fc))
1376                 htype = ATH9K_PKT_TYPE_BEACON;
1377         else if (ieee80211_is_probe_resp(fc))
1378                 htype = ATH9K_PKT_TYPE_PROBE_RESP;
1379         else if (ieee80211_is_atim(fc))
1380                 htype = ATH9K_PKT_TYPE_ATIM;
1381         else if (ieee80211_is_pspoll(fc))
1382                 htype = ATH9K_PKT_TYPE_PSPOLL;
1383         else
1384                 htype = ATH9K_PKT_TYPE_NORMAL;
1385
1386         return htype;
1387 }
1388
1389 static void assign_aggr_tid_seqno(struct sk_buff *skb,
1390                                   struct ath_buf *bf)
1391 {
1392         struct ieee80211_tx_info *tx_info = IEEE80211_SKB_CB(skb);
1393         struct ieee80211_hdr *hdr;
1394         struct ath_node *an;
1395         struct ath_atx_tid *tid;
1396         __le16 fc;
1397         u8 *qc;
1398
1399         if (!tx_info->control.sta)
1400                 return;
1401
1402         an = (struct ath_node *)tx_info->control.sta->drv_priv;
1403         hdr = (struct ieee80211_hdr *)skb->data;
1404         fc = hdr->frame_control;
1405
1406         if (ieee80211_is_data_qos(fc)) {
1407                 qc = ieee80211_get_qos_ctl(hdr);
1408                 bf->bf_tidno = qc[0] & 0xf;
1409         }
1410
1411         /*
1412          * For HT capable stations, we save tidno for later use.
1413          * We also override seqno set by upper layer with the one
1414          * in tx aggregation state.
1415          */
1416         tid = ATH_AN_2_TID(an, bf->bf_tidno);
1417         hdr->seq_ctrl = cpu_to_le16(tid->seq_next << IEEE80211_SEQ_SEQ_SHIFT);
1418         bf->bf_seqno = tid->seq_next;
1419         INCR(tid->seq_next, IEEE80211_SEQ_MAX);
1420 }
1421
1422 static int setup_tx_flags(struct sk_buff *skb, bool use_ldpc)
1423 {
1424         struct ieee80211_tx_info *tx_info = IEEE80211_SKB_CB(skb);
1425         int flags = 0;
1426
1427         flags |= ATH9K_TXDESC_CLRDMASK; /* needed for crypto errors */
1428         flags |= ATH9K_TXDESC_INTREQ;
1429
1430         if (tx_info->flags & IEEE80211_TX_CTL_NO_ACK)
1431                 flags |= ATH9K_TXDESC_NOACK;
1432
1433         if (use_ldpc)
1434                 flags |= ATH9K_TXDESC_LDPC;
1435
1436         return flags;
1437 }
1438
1439 /*
1440  * rix - rate index
1441  * pktlen - total bytes (delims + data + fcs + pads + pad delims)
1442  * width  - 0 for 20 MHz, 1 for 40 MHz
1443  * half_gi - to use 4us v/s 3.6 us for symbol time
1444  */
1445 static u32 ath_pkt_duration(struct ath_softc *sc, u8 rix, struct ath_buf *bf,
1446                             int width, int half_gi, bool shortPreamble)
1447 {
1448         u32 nbits, nsymbits, duration, nsymbols;
1449         int streams, pktlen;
1450
1451         pktlen = bf_isaggr(bf) ? bf->bf_al : bf->bf_frmlen;
1452
1453         /* find number of symbols: PLCP + data */
1454         streams = HT_RC_2_STREAMS(rix);
1455         nbits = (pktlen << 3) + OFDM_PLCP_BITS;
1456         nsymbits = bits_per_symbol[rix % 8][width] * streams;
1457         nsymbols = (nbits + nsymbits - 1) / nsymbits;
1458
1459         if (!half_gi)
1460                 duration = SYMBOL_TIME(nsymbols);
1461         else
1462                 duration = SYMBOL_TIME_HALFGI(nsymbols);
1463
1464         /* addup duration for legacy/ht training and signal fields */
1465         duration += L_STF + L_LTF + L_SIG + HT_SIG + HT_STF + HT_LTF(streams);
1466
1467         return duration;
1468 }
1469
1470 static void ath_buf_set_rate(struct ath_softc *sc, struct ath_buf *bf)
1471 {
1472         struct ath_common *common = ath9k_hw_common(sc->sc_ah);
1473         struct ath9k_11n_rate_series series[4];
1474         struct sk_buff *skb;
1475         struct ieee80211_tx_info *tx_info;
1476         struct ieee80211_tx_rate *rates;
1477         const struct ieee80211_rate *rate;
1478         struct ieee80211_hdr *hdr;
1479         int i, flags = 0;
1480         u8 rix = 0, ctsrate = 0;
1481         bool is_pspoll;
1482
1483         memset(series, 0, sizeof(struct ath9k_11n_rate_series) * 4);
1484
1485         skb = bf->bf_mpdu;
1486         tx_info = IEEE80211_SKB_CB(skb);
1487         rates = tx_info->control.rates;
1488         hdr = (struct ieee80211_hdr *)skb->data;
1489         is_pspoll = ieee80211_is_pspoll(hdr->frame_control);
1490
1491         /*
1492          * We check if Short Preamble is needed for the CTS rate by
1493          * checking the BSS's global flag.
1494          * But for the rate series, IEEE80211_TX_RC_USE_SHORT_PREAMBLE is used.
1495          */
1496         rate = ieee80211_get_rts_cts_rate(sc->hw, tx_info);
1497         ctsrate = rate->hw_value;
1498         if (sc->sc_flags & SC_OP_PREAMBLE_SHORT)
1499                 ctsrate |= rate->hw_value_short;
1500
1501         for (i = 0; i < 4; i++) {
1502                 bool is_40, is_sgi, is_sp;
1503                 int phy;
1504
1505                 if (!rates[i].count || (rates[i].idx < 0))
1506                         continue;
1507
1508                 rix = rates[i].idx;
1509                 series[i].Tries = rates[i].count;
1510                 series[i].ChSel = common->tx_chainmask;
1511
1512                 if ((sc->config.ath_aggr_prot && bf_isaggr(bf)) ||
1513                     (rates[i].flags & IEEE80211_TX_RC_USE_RTS_CTS)) {
1514                         series[i].RateFlags |= ATH9K_RATESERIES_RTS_CTS;
1515                         flags |= ATH9K_TXDESC_RTSENA;
1516                 } else if (rates[i].flags & IEEE80211_TX_RC_USE_CTS_PROTECT) {
1517                         series[i].RateFlags |= ATH9K_RATESERIES_RTS_CTS;
1518                         flags |= ATH9K_TXDESC_CTSENA;
1519                 }
1520
1521                 if (rates[i].flags & IEEE80211_TX_RC_40_MHZ_WIDTH)
1522                         series[i].RateFlags |= ATH9K_RATESERIES_2040;
1523                 if (rates[i].flags & IEEE80211_TX_RC_SHORT_GI)
1524                         series[i].RateFlags |= ATH9K_RATESERIES_HALFGI;
1525
1526                 is_sgi = !!(rates[i].flags & IEEE80211_TX_RC_SHORT_GI);
1527                 is_40 = !!(rates[i].flags & IEEE80211_TX_RC_40_MHZ_WIDTH);
1528                 is_sp = !!(rates[i].flags & IEEE80211_TX_RC_USE_SHORT_PREAMBLE);
1529
1530                 if (rates[i].flags & IEEE80211_TX_RC_MCS) {
1531                         /* MCS rates */
1532                         series[i].Rate = rix | 0x80;
1533                         series[i].PktDuration = ath_pkt_duration(sc, rix, bf,
1534                                  is_40, is_sgi, is_sp);
1535                         if (rix < 8 && (tx_info->flags & IEEE80211_TX_CTL_STBC))
1536                                 series[i].RateFlags |= ATH9K_RATESERIES_STBC;
1537                         continue;
1538                 }
1539
1540                 /* legcay rates */
1541                 if ((tx_info->band == IEEE80211_BAND_2GHZ) &&
1542                     !(rate->flags & IEEE80211_RATE_ERP_G))
1543                         phy = WLAN_RC_PHY_CCK;
1544                 else
1545                         phy = WLAN_RC_PHY_OFDM;
1546
1547                 rate = &sc->sbands[tx_info->band].bitrates[rates[i].idx];
1548                 series[i].Rate = rate->hw_value;
1549                 if (rate->hw_value_short) {
1550                         if (rates[i].flags & IEEE80211_TX_RC_USE_SHORT_PREAMBLE)
1551                                 series[i].Rate |= rate->hw_value_short;
1552                 } else {
1553                         is_sp = false;
1554                 }
1555
1556                 series[i].PktDuration = ath9k_hw_computetxtime(sc->sc_ah,
1557                         phy, rate->bitrate * 100, bf->bf_frmlen, rix, is_sp);
1558         }
1559
1560         /* For AR5416 - RTS cannot be followed by a frame larger than 8K */
1561         if (bf_isaggr(bf) && (bf->bf_al > sc->sc_ah->caps.rts_aggr_limit))
1562                 flags &= ~ATH9K_TXDESC_RTSENA;
1563
1564         /* ATH9K_TXDESC_RTSENA and ATH9K_TXDESC_CTSENA are mutually exclusive. */
1565         if (flags & ATH9K_TXDESC_RTSENA)
1566                 flags &= ~ATH9K_TXDESC_CTSENA;
1567
1568         /* set dur_update_en for l-sig computation except for PS-Poll frames */
1569         ath9k_hw_set11n_ratescenario(sc->sc_ah, bf->bf_desc,
1570                                      bf->bf_lastbf->bf_desc,
1571                                      !is_pspoll, ctsrate,
1572                                      0, series, 4, flags);
1573
1574         if (sc->config.ath_aggr_prot && flags)
1575                 ath9k_hw_set11n_burstduration(sc->sc_ah, bf->bf_desc, 8192);
1576 }
1577
1578 static int ath_tx_setup_buffer(struct ieee80211_hw *hw, struct ath_buf *bf,
1579                                 struct sk_buff *skb,
1580                                 struct ath_tx_control *txctl)
1581 {
1582         struct ath_wiphy *aphy = hw->priv;
1583         struct ath_softc *sc = aphy->sc;
1584         struct ieee80211_tx_info *tx_info = IEEE80211_SKB_CB(skb);
1585         struct ieee80211_hdr *hdr = (struct ieee80211_hdr *)skb->data;
1586         int hdrlen;
1587         __le16 fc;
1588         int padpos, padsize;
1589         bool use_ldpc = false;
1590
1591         tx_info->pad[0] = 0;
1592         switch (txctl->frame_type) {
1593         case ATH9K_IFT_NOT_INTERNAL:
1594                 break;
1595         case ATH9K_IFT_PAUSE:
1596                 tx_info->pad[0] |= ATH_TX_INFO_FRAME_TYPE_PAUSE;
1597                 /* fall through */
1598         case ATH9K_IFT_UNPAUSE:
1599                 tx_info->pad[0] |= ATH_TX_INFO_FRAME_TYPE_INTERNAL;
1600                 break;
1601         }
1602         hdrlen = ieee80211_get_hdrlen_from_skb(skb);
1603         fc = hdr->frame_control;
1604
1605         ATH_TXBUF_RESET(bf);
1606
1607         bf->aphy = aphy;
1608         bf->bf_frmlen = skb->len + FCS_LEN;
1609         /* Remove the padding size from bf_frmlen, if any */
1610         padpos = ath9k_cmn_padpos(hdr->frame_control);
1611         padsize = padpos & 3;
1612         if (padsize && skb->len>padpos+padsize) {
1613                 bf->bf_frmlen -= padsize;
1614         }
1615
1616         if (!txctl->paprd && conf_is_ht(&hw->conf)) {
1617                 bf->bf_state.bf_type |= BUF_HT;
1618                 if (tx_info->flags & IEEE80211_TX_CTL_LDPC)
1619                         use_ldpc = true;
1620         }
1621
1622         bf->bf_state.bfs_paprd = txctl->paprd;
1623         if (txctl->paprd)
1624                 bf->bf_state.bfs_paprd_timestamp = jiffies;
1625         bf->bf_flags = setup_tx_flags(skb, use_ldpc);
1626
1627         bf->bf_keytype = ath9k_cmn_get_hw_crypto_keytype(skb);
1628         if (bf->bf_keytype != ATH9K_KEY_TYPE_CLEAR) {
1629                 bf->bf_frmlen += tx_info->control.hw_key->icv_len;
1630                 bf->bf_keyix = tx_info->control.hw_key->hw_key_idx;
1631         } else {
1632                 bf->bf_keyix = ATH9K_TXKEYIX_INVALID;
1633         }
1634
1635         if (ieee80211_is_data_qos(fc) && bf_isht(bf) &&
1636             (sc->sc_flags & SC_OP_TXAGGR))
1637                 assign_aggr_tid_seqno(skb, bf);
1638
1639         bf->bf_mpdu = skb;
1640
1641         bf->bf_dmacontext = dma_map_single(sc->dev, skb->data,
1642                                            skb->len, DMA_TO_DEVICE);
1643         if (unlikely(dma_mapping_error(sc->dev, bf->bf_dmacontext))) {
1644                 bf->bf_mpdu = NULL;
1645                 ath_print(ath9k_hw_common(sc->sc_ah), ATH_DBG_FATAL,
1646                           "dma_mapping_error() on TX\n");
1647                 return -ENOMEM;
1648         }
1649
1650         bf->bf_buf_addr = bf->bf_dmacontext;
1651
1652         /* tag if this is a nullfunc frame to enable PS when AP acks it */
1653         if (ieee80211_is_nullfunc(fc) && ieee80211_has_pm(fc)) {
1654                 bf->bf_isnullfunc = true;
1655                 sc->ps_flags &= ~PS_NULLFUNC_COMPLETED;
1656         } else
1657                 bf->bf_isnullfunc = false;
1658
1659         bf->bf_tx_aborted = false;
1660
1661         return 0;
1662 }
1663
1664 /* FIXME: tx power */
1665 static void ath_tx_start_dma(struct ath_softc *sc, struct ath_buf *bf,
1666                              struct ath_tx_control *txctl)
1667 {
1668         struct sk_buff *skb = bf->bf_mpdu;
1669         struct ieee80211_tx_info *tx_info =  IEEE80211_SKB_CB(skb);
1670         struct ieee80211_hdr *hdr = (struct ieee80211_hdr *)skb->data;
1671         struct ath_node *an = NULL;
1672         struct list_head bf_head;
1673         struct ath_desc *ds;
1674         struct ath_atx_tid *tid;
1675         struct ath_hw *ah = sc->sc_ah;
1676         int frm_type;
1677         __le16 fc;
1678
1679         frm_type = get_hw_packet_type(skb);
1680         fc = hdr->frame_control;
1681
1682         INIT_LIST_HEAD(&bf_head);
1683         list_add_tail(&bf->list, &bf_head);
1684
1685         ds = bf->bf_desc;
1686         ath9k_hw_set_desc_link(ah, ds, 0);
1687
1688         ath9k_hw_set11n_txdesc(ah, ds, bf->bf_frmlen, frm_type, MAX_RATE_POWER,
1689                                bf->bf_keyix, bf->bf_keytype, bf->bf_flags);
1690
1691         ath9k_hw_filltxdesc(ah, ds,
1692                             skb->len,   /* segment length */
1693                             true,       /* first segment */
1694                             true,       /* last segment */
1695                             ds,         /* first descriptor */
1696                             bf->bf_buf_addr,
1697                             txctl->txq->axq_qnum);
1698
1699         if (bf->bf_state.bfs_paprd)
1700                 ar9003_hw_set_paprd_txdesc(ah, ds, bf->bf_state.bfs_paprd);
1701
1702         spin_lock_bh(&txctl->txq->axq_lock);
1703
1704         if (bf_isht(bf) && (sc->sc_flags & SC_OP_TXAGGR) &&
1705             tx_info->control.sta) {
1706                 an = (struct ath_node *)tx_info->control.sta->drv_priv;
1707                 tid = ATH_AN_2_TID(an, bf->bf_tidno);
1708
1709                 if (!ieee80211_is_data_qos(fc)) {
1710                         ath_tx_send_normal(sc, txctl->txq, &bf_head);
1711                         goto tx_done;
1712                 }
1713
1714                 if (tx_info->flags & IEEE80211_TX_CTL_AMPDU) {
1715                         /*
1716                          * Try aggregation if it's a unicast data frame
1717                          * and the destination is HT capable.
1718                          */
1719                         ath_tx_send_ampdu(sc, tid, &bf_head, txctl);
1720                 } else {
1721                         /*
1722                          * Send this frame as regular when ADDBA
1723                          * exchange is neither complete nor pending.
1724                          */
1725                         ath_tx_send_ht_normal(sc, txctl->txq,
1726                                               tid, &bf_head);
1727                 }
1728         } else {
1729                 ath_tx_send_normal(sc, txctl->txq, &bf_head);
1730         }
1731
1732 tx_done:
1733         spin_unlock_bh(&txctl->txq->axq_lock);
1734 }
1735
1736 /* Upon failure caller should free skb */
1737 int ath_tx_start(struct ieee80211_hw *hw, struct sk_buff *skb,
1738                  struct ath_tx_control *txctl)
1739 {
1740         struct ath_wiphy *aphy = hw->priv;
1741         struct ath_softc *sc = aphy->sc;
1742         struct ath_common *common = ath9k_hw_common(sc->sc_ah);
1743         struct ath_txq *txq = txctl->txq;
1744         struct ath_buf *bf;
1745         int q, r;
1746
1747         bf = ath_tx_get_buffer(sc);
1748         if (!bf) {
1749                 ath_print(common, ATH_DBG_XMIT, "TX buffers are full\n");
1750                 return -1;
1751         }
1752
1753         r = ath_tx_setup_buffer(hw, bf, skb, txctl);
1754         if (unlikely(r)) {
1755                 ath_print(common, ATH_DBG_FATAL, "TX mem alloc failure\n");
1756
1757                 /* upon ath_tx_processq() this TX queue will be resumed, we
1758                  * guarantee this will happen by knowing beforehand that
1759                  * we will at least have to run TX completionon one buffer
1760                  * on the queue */
1761                 spin_lock_bh(&txq->axq_lock);
1762                 if (!txq->stopped && txq->axq_depth > 1) {
1763                         ath_mac80211_stop_queue(sc, skb_get_queue_mapping(skb));
1764                         txq->stopped = 1;
1765                 }
1766                 spin_unlock_bh(&txq->axq_lock);
1767
1768                 ath_tx_return_buffer(sc, bf);
1769
1770                 return r;
1771         }
1772
1773         q = skb_get_queue_mapping(skb);
1774         if (q >= 4)
1775                 q = 0;
1776
1777         spin_lock_bh(&txq->axq_lock);
1778         if (++sc->tx.pending_frames[q] > ATH_MAX_QDEPTH && !txq->stopped) {
1779                 ath_mac80211_stop_queue(sc, skb_get_queue_mapping(skb));
1780                 txq->stopped = 1;
1781         }
1782         spin_unlock_bh(&txq->axq_lock);
1783
1784         ath_tx_start_dma(sc, bf, txctl);
1785
1786         return 0;
1787 }
1788
1789 void ath_tx_cabq(struct ieee80211_hw *hw, struct sk_buff *skb)
1790 {
1791         struct ath_wiphy *aphy = hw->priv;
1792         struct ath_softc *sc = aphy->sc;
1793         struct ath_common *common = ath9k_hw_common(sc->sc_ah);
1794         struct ieee80211_hdr *hdr = (struct ieee80211_hdr *) skb->data;
1795         int padpos, padsize;
1796         struct ieee80211_tx_info *info = IEEE80211_SKB_CB(skb);
1797         struct ath_tx_control txctl;
1798
1799         memset(&txctl, 0, sizeof(struct ath_tx_control));
1800
1801         /*
1802          * As a temporary workaround, assign seq# here; this will likely need
1803          * to be cleaned up to work better with Beacon transmission and virtual
1804          * BSSes.
1805          */
1806         if (info->flags & IEEE80211_TX_CTL_ASSIGN_SEQ) {
1807                 if (info->flags & IEEE80211_TX_CTL_FIRST_FRAGMENT)
1808                         sc->tx.seq_no += 0x10;
1809                 hdr->seq_ctrl &= cpu_to_le16(IEEE80211_SCTL_FRAG);
1810                 hdr->seq_ctrl |= cpu_to_le16(sc->tx.seq_no);
1811         }
1812
1813         /* Add the padding after the header if this is not already done */
1814         padpos = ath9k_cmn_padpos(hdr->frame_control);
1815         padsize = padpos & 3;
1816         if (padsize && skb->len>padpos) {
1817                 if (skb_headroom(skb) < padsize) {
1818                         ath_print(common, ATH_DBG_XMIT,
1819                                   "TX CABQ padding failed\n");
1820                         dev_kfree_skb_any(skb);
1821                         return;
1822                 }
1823                 skb_push(skb, padsize);
1824                 memmove(skb->data, skb->data + padsize, padpos);
1825         }
1826
1827         txctl.txq = sc->beacon.cabq;
1828
1829         ath_print(common, ATH_DBG_XMIT,
1830                   "transmitting CABQ packet, skb: %p\n", skb);
1831
1832         if (ath_tx_start(hw, skb, &txctl) != 0) {
1833                 ath_print(common, ATH_DBG_XMIT, "CABQ TX failed\n");
1834                 goto exit;
1835         }
1836
1837         return;
1838 exit:
1839         dev_kfree_skb_any(skb);
1840 }
1841
1842 /*****************/
1843 /* TX Completion */
1844 /*****************/
1845
1846 static void ath_tx_complete(struct ath_softc *sc, struct sk_buff *skb,
1847                             struct ath_wiphy *aphy, int tx_flags)
1848 {
1849         struct ieee80211_hw *hw = sc->hw;
1850         struct ieee80211_tx_info *tx_info = IEEE80211_SKB_CB(skb);
1851         struct ath_common *common = ath9k_hw_common(sc->sc_ah);
1852         struct ieee80211_hdr * hdr = (struct ieee80211_hdr *)skb->data;
1853         int q, padpos, padsize;
1854
1855         ath_print(common, ATH_DBG_XMIT, "TX complete: skb: %p\n", skb);
1856
1857         if (aphy)
1858                 hw = aphy->hw;
1859
1860         if (tx_flags & ATH_TX_BAR)
1861                 tx_info->flags |= IEEE80211_TX_STAT_AMPDU_NO_BACK;
1862
1863         if (!(tx_flags & (ATH_TX_ERROR | ATH_TX_XRETRY))) {
1864                 /* Frame was ACKed */
1865                 tx_info->flags |= IEEE80211_TX_STAT_ACK;
1866         }
1867
1868         padpos = ath9k_cmn_padpos(hdr->frame_control);
1869         padsize = padpos & 3;
1870         if (padsize && skb->len>padpos+padsize) {
1871                 /*
1872                  * Remove MAC header padding before giving the frame back to
1873                  * mac80211.
1874                  */
1875                 memmove(skb->data + padsize, skb->data, padpos);
1876                 skb_pull(skb, padsize);
1877         }
1878
1879         if (sc->ps_flags & PS_WAIT_FOR_TX_ACK) {
1880                 sc->ps_flags &= ~PS_WAIT_FOR_TX_ACK;
1881                 ath_print(common, ATH_DBG_PS,
1882                           "Going back to sleep after having "
1883                           "received TX status (0x%lx)\n",
1884                         sc->ps_flags & (PS_WAIT_FOR_BEACON |
1885                                         PS_WAIT_FOR_CAB |
1886                                         PS_WAIT_FOR_PSPOLL_DATA |
1887                                         PS_WAIT_FOR_TX_ACK));
1888         }
1889
1890         if (unlikely(tx_info->pad[0] & ATH_TX_INFO_FRAME_TYPE_INTERNAL))
1891                 ath9k_tx_status(hw, skb);
1892         else {
1893                 q = skb_get_queue_mapping(skb);
1894                 if (q >= 4)
1895                         q = 0;
1896
1897                 if (--sc->tx.pending_frames[q] < 0)
1898                         sc->tx.pending_frames[q] = 0;
1899
1900                 ieee80211_tx_status(hw, skb);
1901         }
1902 }
1903
1904 static void ath_tx_complete_buf(struct ath_softc *sc, struct ath_buf *bf,
1905                                 struct ath_txq *txq, struct list_head *bf_q,
1906                                 struct ath_tx_status *ts, int txok, int sendbar)
1907 {
1908         struct sk_buff *skb = bf->bf_mpdu;
1909         unsigned long flags;
1910         int tx_flags = 0;
1911
1912         if (sendbar)
1913                 tx_flags = ATH_TX_BAR;
1914
1915         if (!txok) {
1916                 tx_flags |= ATH_TX_ERROR;
1917
1918                 if (bf_isxretried(bf))
1919                         tx_flags |= ATH_TX_XRETRY;
1920         }
1921
1922         dma_unmap_single(sc->dev, bf->bf_dmacontext, skb->len, DMA_TO_DEVICE);
1923
1924         if (bf->bf_state.bfs_paprd) {
1925                 if (time_after(jiffies,
1926                                bf->bf_state.bfs_paprd_timestamp +
1927                                msecs_to_jiffies(ATH_PAPRD_TIMEOUT)))
1928                         dev_kfree_skb_any(skb);
1929                 else
1930                         complete(&sc->paprd_complete);
1931         } else {
1932                 ath_tx_complete(sc, skb, bf->aphy, tx_flags);
1933                 ath_debug_stat_tx(sc, txq, bf, ts);
1934         }
1935
1936         /*
1937          * Return the list of ath_buf of this mpdu to free queue
1938          */
1939         spin_lock_irqsave(&sc->tx.txbuflock, flags);
1940         list_splice_tail_init(bf_q, &sc->tx.txbuf);
1941         spin_unlock_irqrestore(&sc->tx.txbuflock, flags);
1942 }
1943
1944 static int ath_tx_num_badfrms(struct ath_softc *sc, struct ath_buf *bf,
1945                               struct ath_tx_status *ts, int txok)
1946 {
1947         u16 seq_st = 0;
1948         u32 ba[WME_BA_BMP_SIZE >> 5];
1949         int ba_index;
1950         int nbad = 0;
1951         int isaggr = 0;
1952
1953         if (bf->bf_lastbf->bf_tx_aborted)
1954                 return 0;
1955
1956         isaggr = bf_isaggr(bf);
1957         if (isaggr) {
1958                 seq_st = ts->ts_seqnum;
1959                 memcpy(ba, &ts->ba_low, WME_BA_BMP_SIZE >> 3);
1960         }
1961
1962         while (bf) {
1963                 ba_index = ATH_BA_INDEX(seq_st, bf->bf_seqno);
1964                 if (!txok || (isaggr && !ATH_BA_ISSET(ba, ba_index)))
1965                         nbad++;
1966
1967                 bf = bf->bf_next;
1968         }
1969
1970         return nbad;
1971 }
1972
1973 static void ath_tx_rc_status(struct ath_buf *bf, struct ath_tx_status *ts,
1974                              int nbad, int txok, bool update_rc)
1975 {
1976         struct sk_buff *skb = bf->bf_mpdu;
1977         struct ieee80211_hdr *hdr = (struct ieee80211_hdr *)skb->data;
1978         struct ieee80211_tx_info *tx_info = IEEE80211_SKB_CB(skb);
1979         struct ieee80211_hw *hw = bf->aphy->hw;
1980         u8 i, tx_rateindex;
1981
1982         if (txok)
1983                 tx_info->status.ack_signal = ts->ts_rssi;
1984
1985         tx_rateindex = ts->ts_rateindex;
1986         WARN_ON(tx_rateindex >= hw->max_rates);
1987
1988         if (ts->ts_status & ATH9K_TXERR_FILT)
1989                 tx_info->flags |= IEEE80211_TX_STAT_TX_FILTERED;
1990         if ((tx_info->flags & IEEE80211_TX_CTL_AMPDU) && update_rc)
1991                 tx_info->flags |= IEEE80211_TX_STAT_AMPDU;
1992
1993         if ((ts->ts_status & ATH9K_TXERR_FILT) == 0 &&
1994             (bf->bf_flags & ATH9K_TXDESC_NOACK) == 0 && update_rc) {
1995                 if (ieee80211_is_data(hdr->frame_control)) {
1996                         if (ts->ts_flags &
1997                             (ATH9K_TX_DATA_UNDERRUN | ATH9K_TX_DELIM_UNDERRUN))
1998                                 tx_info->pad[0] |= ATH_TX_INFO_UNDERRUN;
1999                         if ((ts->ts_status & ATH9K_TXERR_XRETRY) ||
2000                             (ts->ts_status & ATH9K_TXERR_FIFO))
2001                                 tx_info->pad[0] |= ATH_TX_INFO_XRETRY;
2002                         tx_info->status.ampdu_len = bf->bf_nframes;
2003                         tx_info->status.ampdu_ack_len = bf->bf_nframes - nbad;
2004                 }
2005         }
2006
2007         for (i = tx_rateindex + 1; i < hw->max_rates; i++) {
2008                 tx_info->status.rates[i].count = 0;
2009                 tx_info->status.rates[i].idx = -1;
2010         }
2011
2012         tx_info->status.rates[tx_rateindex].count = ts->ts_longretry + 1;
2013 }
2014
2015 static void ath_wake_mac80211_queue(struct ath_softc *sc, struct ath_txq *txq)
2016 {
2017         int qnum;
2018
2019         qnum = ath_get_mac80211_qnum(txq->axq_class, sc);
2020         if (qnum == -1)
2021                 return;
2022
2023         spin_lock_bh(&txq->axq_lock);
2024         if (txq->stopped && sc->tx.pending_frames[qnum] < ATH_MAX_QDEPTH) {
2025                 if (ath_mac80211_start_queue(sc, qnum))
2026                         txq->stopped = 0;
2027         }
2028         spin_unlock_bh(&txq->axq_lock);
2029 }
2030
2031 static void ath_tx_processq(struct ath_softc *sc, struct ath_txq *txq)
2032 {
2033         struct ath_hw *ah = sc->sc_ah;
2034         struct ath_common *common = ath9k_hw_common(ah);
2035         struct ath_buf *bf, *lastbf, *bf_held = NULL;
2036         struct list_head bf_head;
2037         struct ath_desc *ds;
2038         struct ath_tx_status ts;
2039         int txok;
2040         int status;
2041
2042         ath_print(common, ATH_DBG_QUEUE, "tx queue %d (%x), link %p\n",
2043                   txq->axq_qnum, ath9k_hw_gettxbuf(sc->sc_ah, txq->axq_qnum),
2044                   txq->axq_link);
2045
2046         for (;;) {
2047                 spin_lock_bh(&txq->axq_lock);
2048                 if (list_empty(&txq->axq_q)) {
2049                         txq->axq_link = NULL;
2050                         spin_unlock_bh(&txq->axq_lock);
2051                         break;
2052                 }
2053                 bf = list_first_entry(&txq->axq_q, struct ath_buf, list);
2054
2055                 /*
2056                  * There is a race condition that a BH gets scheduled
2057                  * after sw writes TxE and before hw re-load the last
2058                  * descriptor to get the newly chained one.
2059                  * Software must keep the last DONE descriptor as a
2060                  * holding descriptor - software does so by marking
2061                  * it with the STALE flag.
2062                  */
2063                 bf_held = NULL;
2064                 if (bf->bf_stale) {
2065                         bf_held = bf;
2066                         if (list_is_last(&bf_held->list, &txq->axq_q)) {
2067                                 spin_unlock_bh(&txq->axq_lock);
2068                                 break;
2069                         } else {
2070                                 bf = list_entry(bf_held->list.next,
2071                                                 struct ath_buf, list);
2072                         }
2073                 }
2074
2075                 lastbf = bf->bf_lastbf;
2076                 ds = lastbf->bf_desc;
2077
2078                 memset(&ts, 0, sizeof(ts));
2079                 status = ath9k_hw_txprocdesc(ah, ds, &ts);
2080                 if (status == -EINPROGRESS) {
2081                         spin_unlock_bh(&txq->axq_lock);
2082                         break;
2083                 }
2084
2085                 /*
2086                  * We now know the nullfunc frame has been ACKed so we
2087                  * can disable RX.
2088                  */
2089                 if (bf->bf_isnullfunc &&
2090                     (ts.ts_status & ATH9K_TX_ACKED)) {
2091                         if ((sc->ps_flags & PS_ENABLED))
2092                                 ath9k_enable_ps(sc);
2093                         else
2094                                 sc->ps_flags |= PS_NULLFUNC_COMPLETED;
2095                 }
2096
2097                 /*
2098                  * Remove ath_buf's of the same transmit unit from txq,
2099                  * however leave the last descriptor back as the holding
2100                  * descriptor for hw.
2101                  */
2102                 lastbf->bf_stale = true;
2103                 INIT_LIST_HEAD(&bf_head);
2104                 if (!list_is_singular(&lastbf->list))
2105                         list_cut_position(&bf_head,
2106                                 &txq->axq_q, lastbf->list.prev);
2107
2108                 txq->axq_depth--;
2109                 txok = !(ts.ts_status & ATH9K_TXERR_MASK);
2110                 txq->axq_tx_inprogress = false;
2111                 if (bf_held)
2112                         list_del(&bf_held->list);
2113                 spin_unlock_bh(&txq->axq_lock);
2114
2115                 if (bf_held)
2116                         ath_tx_return_buffer(sc, bf_held);
2117
2118                 if (!bf_isampdu(bf)) {
2119                         /*
2120                          * This frame is sent out as a single frame.
2121                          * Use hardware retry status for this frame.
2122                          */
2123                         if (ts.ts_status & ATH9K_TXERR_XRETRY)
2124                                 bf->bf_state.bf_type |= BUF_XRETRY;
2125                         ath_tx_rc_status(bf, &ts, 0, txok, true);
2126                 }
2127
2128                 if (bf_isampdu(bf))
2129                         ath_tx_complete_aggr(sc, txq, bf, &bf_head, &ts, txok);
2130                 else
2131                         ath_tx_complete_buf(sc, bf, txq, &bf_head, &ts, txok, 0);
2132
2133                 ath_wake_mac80211_queue(sc, txq);
2134
2135                 spin_lock_bh(&txq->axq_lock);
2136                 if (sc->sc_flags & SC_OP_TXAGGR)
2137                         ath_txq_schedule(sc, txq);
2138                 spin_unlock_bh(&txq->axq_lock);
2139         }
2140 }
2141
2142 static void ath_tx_complete_poll_work(struct work_struct *work)
2143 {
2144         struct ath_softc *sc = container_of(work, struct ath_softc,
2145                         tx_complete_work.work);
2146         struct ath_txq *txq;
2147         int i;
2148         bool needreset = false;
2149
2150         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++)
2151                 if (ATH_TXQ_SETUP(sc, i)) {
2152                         txq = &sc->tx.txq[i];
2153                         spin_lock_bh(&txq->axq_lock);
2154                         if (txq->axq_depth) {
2155                                 if (txq->axq_tx_inprogress) {
2156                                         needreset = true;
2157                                         spin_unlock_bh(&txq->axq_lock);
2158                                         break;
2159                                 } else {
2160                                         txq->axq_tx_inprogress = true;
2161                                 }
2162                         }
2163                         spin_unlock_bh(&txq->axq_lock);
2164                 }
2165
2166         if (needreset) {
2167                 ath_print(ath9k_hw_common(sc->sc_ah), ATH_DBG_RESET,
2168                           "tx hung, resetting the chip\n");
2169                 ath9k_ps_wakeup(sc);
2170                 ath_reset(sc, false);
2171                 ath9k_ps_restore(sc);
2172         }
2173
2174         ieee80211_queue_delayed_work(sc->hw, &sc->tx_complete_work,
2175                         msecs_to_jiffies(ATH_TX_COMPLETE_POLL_INT));
2176 }
2177
2178
2179
2180 void ath_tx_tasklet(struct ath_softc *sc)
2181 {
2182         int i;
2183         u32 qcumask = ((1 << ATH9K_NUM_TX_QUEUES) - 1);
2184
2185         ath9k_hw_gettxintrtxqs(sc->sc_ah, &qcumask);
2186
2187         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++) {
2188                 if (ATH_TXQ_SETUP(sc, i) && (qcumask & (1 << i)))
2189                         ath_tx_processq(sc, &sc->tx.txq[i]);
2190         }
2191 }
2192
2193 void ath_tx_edma_tasklet(struct ath_softc *sc)
2194 {
2195         struct ath_tx_status txs;
2196         struct ath_common *common = ath9k_hw_common(sc->sc_ah);
2197         struct ath_hw *ah = sc->sc_ah;
2198         struct ath_txq *txq;
2199         struct ath_buf *bf, *lastbf;
2200         struct list_head bf_head;
2201         int status;
2202         int txok;
2203
2204         for (;;) {
2205                 status = ath9k_hw_txprocdesc(ah, NULL, (void *)&txs);
2206                 if (status == -EINPROGRESS)
2207                         break;
2208                 if (status == -EIO) {
2209                         ath_print(common, ATH_DBG_XMIT,
2210                                   "Error processing tx status\n");
2211                         break;
2212                 }
2213
2214                 /* Skip beacon completions */
2215                 if (txs.qid == sc->beacon.beaconq)
2216                         continue;
2217
2218                 txq = &sc->tx.txq[txs.qid];
2219
2220                 spin_lock_bh(&txq->axq_lock);
2221                 if (list_empty(&txq->txq_fifo[txq->txq_tailidx])) {
2222                         spin_unlock_bh(&txq->axq_lock);
2223                         return;
2224                 }
2225
2226                 bf = list_first_entry(&txq->txq_fifo[txq->txq_tailidx],
2227                                       struct ath_buf, list);
2228                 lastbf = bf->bf_lastbf;
2229
2230                 INIT_LIST_HEAD(&bf_head);
2231                 list_cut_position(&bf_head, &txq->txq_fifo[txq->txq_tailidx],
2232                                   &lastbf->list);
2233                 INCR(txq->txq_tailidx, ATH_TXFIFO_DEPTH);
2234                 txq->axq_depth--;
2235                 txq->axq_tx_inprogress = false;
2236                 spin_unlock_bh(&txq->axq_lock);
2237
2238                 txok = !(txs.ts_status & ATH9K_TXERR_MASK);
2239
2240                 /*
2241                  * Make sure null func frame is acked before configuring
2242                  * hw into ps mode.
2243                  */
2244                 if (bf->bf_isnullfunc && txok) {
2245                         if ((sc->ps_flags & PS_ENABLED))
2246                                 ath9k_enable_ps(sc);
2247                         else
2248                                 sc->ps_flags |= PS_NULLFUNC_COMPLETED;
2249                 }
2250
2251                 if (!bf_isampdu(bf)) {
2252                         if (txs.ts_status & ATH9K_TXERR_XRETRY)
2253                                 bf->bf_state.bf_type |= BUF_XRETRY;
2254                         ath_tx_rc_status(bf, &txs, 0, txok, true);
2255                 }
2256
2257                 if (bf_isampdu(bf))
2258                         ath_tx_complete_aggr(sc, txq, bf, &bf_head, &txs, txok);
2259                 else
2260                         ath_tx_complete_buf(sc, bf, txq, &bf_head,
2261                                             &txs, txok, 0);
2262
2263                 ath_wake_mac80211_queue(sc, txq);
2264
2265                 spin_lock_bh(&txq->axq_lock);
2266                 if (!list_empty(&txq->txq_fifo_pending)) {
2267                         INIT_LIST_HEAD(&bf_head);
2268                         bf = list_first_entry(&txq->txq_fifo_pending,
2269                                 struct ath_buf, list);
2270                         list_cut_position(&bf_head, &txq->txq_fifo_pending,
2271                                 &bf->bf_lastbf->list);
2272                         ath_tx_txqaddbuf(sc, txq, &bf_head);
2273                 } else if (sc->sc_flags & SC_OP_TXAGGR)
2274                         ath_txq_schedule(sc, txq);
2275                 spin_unlock_bh(&txq->axq_lock);
2276         }
2277 }
2278
2279 /*****************/
2280 /* Init, Cleanup */
2281 /*****************/
2282
2283 static int ath_txstatus_setup(struct ath_softc *sc, int size)
2284 {
2285         struct ath_descdma *dd = &sc->txsdma;
2286         u8 txs_len = sc->sc_ah->caps.txs_len;
2287
2288         dd->dd_desc_len = size * txs_len;
2289         dd->dd_desc = dma_alloc_coherent(sc->dev, dd->dd_desc_len,
2290                                          &dd->dd_desc_paddr, GFP_KERNEL);
2291         if (!dd->dd_desc)
2292                 return -ENOMEM;
2293
2294         return 0;
2295 }
2296
2297 static int ath_tx_edma_init(struct ath_softc *sc)
2298 {
2299         int err;
2300
2301         err = ath_txstatus_setup(sc, ATH_TXSTATUS_RING_SIZE);
2302         if (!err)
2303                 ath9k_hw_setup_statusring(sc->sc_ah, sc->txsdma.dd_desc,
2304                                           sc->txsdma.dd_desc_paddr,
2305                                           ATH_TXSTATUS_RING_SIZE);
2306
2307         return err;
2308 }
2309
2310 static void ath_tx_edma_cleanup(struct ath_softc *sc)
2311 {
2312         struct ath_descdma *dd = &sc->txsdma;
2313
2314         dma_free_coherent(sc->dev, dd->dd_desc_len, dd->dd_desc,
2315                           dd->dd_desc_paddr);
2316 }
2317
2318 int ath_tx_init(struct ath_softc *sc, int nbufs)
2319 {
2320         struct ath_common *common = ath9k_hw_common(sc->sc_ah);
2321         int error = 0;
2322
2323         spin_lock_init(&sc->tx.txbuflock);
2324
2325         error = ath_descdma_setup(sc, &sc->tx.txdma, &sc->tx.txbuf,
2326                                   "tx", nbufs, 1, 1);
2327         if (error != 0) {
2328                 ath_print(common, ATH_DBG_FATAL,
2329                           "Failed to allocate tx descriptors: %d\n", error);
2330                 goto err;
2331         }
2332
2333         error = ath_descdma_setup(sc, &sc->beacon.bdma, &sc->beacon.bbuf,
2334                                   "beacon", ATH_BCBUF, 1, 1);
2335         if (error != 0) {
2336                 ath_print(common, ATH_DBG_FATAL,
2337                           "Failed to allocate beacon descriptors: %d\n", error);
2338                 goto err;
2339         }
2340
2341         INIT_DELAYED_WORK(&sc->tx_complete_work, ath_tx_complete_poll_work);
2342
2343         if (sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) {
2344                 error = ath_tx_edma_init(sc);
2345                 if (error)
2346                         goto err;
2347         }
2348
2349 err:
2350         if (error != 0)
2351                 ath_tx_cleanup(sc);
2352
2353         return error;
2354 }
2355
2356 void ath_tx_cleanup(struct ath_softc *sc)
2357 {
2358         if (sc->beacon.bdma.dd_desc_len != 0)
2359                 ath_descdma_cleanup(sc, &sc->beacon.bdma, &sc->beacon.bbuf);
2360
2361         if (sc->tx.txdma.dd_desc_len != 0)
2362                 ath_descdma_cleanup(sc, &sc->tx.txdma, &sc->tx.txbuf);
2363
2364         if (sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA)
2365                 ath_tx_edma_cleanup(sc);
2366 }
2367
2368 void ath_tx_node_init(struct ath_softc *sc, struct ath_node *an)
2369 {
2370         struct ath_atx_tid *tid;
2371         struct ath_atx_ac *ac;
2372         int tidno, acno;
2373
2374         for (tidno = 0, tid = &an->tid[tidno];
2375              tidno < WME_NUM_TID;
2376              tidno++, tid++) {
2377                 tid->an        = an;
2378                 tid->tidno     = tidno;
2379                 tid->seq_start = tid->seq_next = 0;
2380                 tid->baw_size  = WME_MAX_BA;
2381                 tid->baw_head  = tid->baw_tail = 0;
2382                 tid->sched     = false;
2383                 tid->paused    = false;
2384                 tid->state &= ~AGGR_CLEANUP;
2385                 INIT_LIST_HEAD(&tid->buf_q);
2386                 acno = TID_TO_WME_AC(tidno);
2387                 tid->ac = &an->ac[acno];
2388                 tid->state &= ~AGGR_ADDBA_COMPLETE;
2389                 tid->state &= ~AGGR_ADDBA_PROGRESS;
2390         }
2391
2392         for (acno = 0, ac = &an->ac[acno];
2393              acno < WME_NUM_AC; acno++, ac++) {
2394                 ac->sched    = false;
2395                 ac->qnum = sc->tx.hwq_map[acno];
2396                 INIT_LIST_HEAD(&ac->tid_q);
2397         }
2398 }
2399
2400 void ath_tx_node_cleanup(struct ath_softc *sc, struct ath_node *an)
2401 {
2402         struct ath_atx_ac *ac;
2403         struct ath_atx_tid *tid;
2404         struct ath_txq *txq;
2405         int i, tidno;
2406
2407         for (tidno = 0, tid = &an->tid[tidno];
2408              tidno < WME_NUM_TID; tidno++, tid++) {
2409                 i = tid->ac->qnum;
2410
2411                 if (!ATH_TXQ_SETUP(sc, i))
2412                         continue;
2413
2414                 txq = &sc->tx.txq[i];
2415                 ac = tid->ac;
2416
2417                 spin_lock_bh(&txq->axq_lock);
2418
2419                 if (tid->sched) {
2420                         list_del(&tid->list);
2421                         tid->sched = false;
2422                 }
2423
2424                 if (ac->sched) {
2425                         list_del(&ac->list);
2426                         tid->ac->sched = false;
2427                 }
2428
2429                 ath_tid_drain(sc, txq, tid);
2430                 tid->state &= ~AGGR_ADDBA_COMPLETE;
2431                 tid->state &= ~AGGR_CLEANUP;
2432
2433                 spin_unlock_bh(&txq->axq_lock);
2434         }
2435 }