drivers/net/wireless/ath/ath9k/hw.c

   1 /*
   2  * Copyright (c) 2008-2010 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/io.h>
  18 #include <linux/slab.h>
  19 #include <asm/unaligned.h>
  20
  21 #include "hw.h"
  22 #include "hw-ops.h"
  23 #include "rc.h"
  24 #include "ar9003_mac.h"
  25
  26 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
  27
  28 MODULE_AUTHOR("Atheros Communications");
  29 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
  30 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
  31 MODULE_LICENSE("Dual BSD/GPL");
  32
  33 static int __init ath9k_init(void)
  34 {
  35         return 0;
  36 }
  37 module_init(ath9k_init);
  38
  39 static void __exit ath9k_exit(void)
  40 {
  41         return;
  42 }
  43 module_exit(ath9k_exit);
  44
  45 /* Private hardware callbacks */
  46
  47 static void ath9k_hw_init_cal_settings(struct ath_hw *ah)
  48 {
  49         ath9k_hw_private_ops(ah)->init_cal_settings(ah);
  50 }
  51
  52 static void ath9k_hw_init_mode_regs(struct ath_hw *ah)
  53 {
  54         ath9k_hw_private_ops(ah)->init_mode_regs(ah);
  55 }
  56
  57 static bool ath9k_hw_macversion_supported(struct ath_hw *ah)
  58 {
  59         struct ath_hw_private_ops *priv_ops = ath9k_hw_private_ops(ah);
  60
  61         return priv_ops->macversion_supported(ah->hw_version.macVersion);
  62 }
  63
  64 static u32 ath9k_hw_compute_pll_control(struct ath_hw *ah,
  65                                         struct ath9k_channel *chan)
  66 {
  67         return ath9k_hw_private_ops(ah)->compute_pll_control(ah, chan);
  68 }
  69
  70 static void ath9k_hw_init_mode_gain_regs(struct ath_hw *ah)
  71 {
  72         if (!ath9k_hw_private_ops(ah)->init_mode_gain_regs)
  73                 return;
  74
  75         ath9k_hw_private_ops(ah)->init_mode_gain_regs(ah);
  76 }
  77
  78 static void ath9k_hw_ani_cache_ini_regs(struct ath_hw *ah)
  79 {
  80         /* You will not have this callback if using the old ANI */
  81         if (!ath9k_hw_private_ops(ah)->ani_cache_ini_regs)
  82                 return;
  83
  84         ath9k_hw_private_ops(ah)->ani_cache_ini_regs(ah);
  85 }
  86
  87 /********************/
  88 /* Helper Functions */
  89 /********************/
  90
  91 static u32 ath9k_hw_mac_clks(struct ath_hw *ah, u32 usecs)
  92 {
  93         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
  94
  95         if (!ah->curchan) /* should really check for CCK instead */
  96                 return usecs *ATH9K_CLOCK_RATE_CCK;
  97         if (conf->channel->band == IEEE80211_BAND_2GHZ)
  98                 return usecs *ATH9K_CLOCK_RATE_2GHZ_OFDM;
  99
 100         if (ah->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK)
 101                 return usecs * ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM;
 102         else
 103                 return usecs * ATH9K_CLOCK_RATE_5GHZ_OFDM;
 104 }
 105
 106 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
 107 {
 108         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
 109
 110         if (conf_is_ht40(conf))
 111                 return ath9k_hw_mac_clks(ah, usecs) * 2;
 112         else
 113                 return ath9k_hw_mac_clks(ah, usecs);
 114 }
 115
 116 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
 117 {
 118         int i;
 119
 120         BUG_ON(timeout < AH_TIME_QUANTUM);
 121
 122         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
 123                 if ((REG_READ(ah, reg) & mask) == val)
 124                         return true;
 125
 126                 udelay(AH_TIME_QUANTUM);
 127         }
 128
 129         ath_print(ath9k_hw_common(ah), ATH_DBG_ANY,
 130                   "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
 131                   timeout, reg, REG_READ(ah, reg), mask, val);
 132
 133         return false;
 134 }
 135 EXPORT_SYMBOL(ath9k_hw_wait);
 136
 137 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
 138 {
 139         u32 retval;
 140         int i;
 141
 142         for (i = 0, retval = 0; i < n; i++) {
 143                 retval = (retval << 1) | (val & 1);
 144                 val >>= 1;
 145         }
 146         return retval;
 147 }
 148
 149 bool ath9k_get_channel_edges(struct ath_hw *ah,
 150                              u16 flags, u16 *low,
 151                              u16 *high)
 152 {
 153         struct ath9k_hw_capabilities *pCap = &ah->caps;
 154
 155         if (flags & CHANNEL_5GHZ) {
 156                 *low = pCap->low_5ghz_chan;
 157                 *high = pCap->high_5ghz_chan;
 158                 return true;
 159         }
 160         if ((flags & CHANNEL_2GHZ)) {
 161                 *low = pCap->low_2ghz_chan;
 162                 *high = pCap->high_2ghz_chan;
 163                 return true;
 164         }
 165         return false;
 166 }
 167
 168 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 169                            u8 phy, int kbps,
 170                            u32 frameLen, u16 rateix,
 171                            bool shortPreamble)
 172 {
 173         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
 174
 175         if (kbps == 0)
 176                 return 0;
 177
 178         switch (phy) {
 179         case WLAN_RC_PHY_CCK:
 180                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
 181                 if (shortPreamble)
 182                         phyTime >>= 1;
 183                 numBits = frameLen << 3;
 184                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
 185                 break;
 186         case WLAN_RC_PHY_OFDM:
 187                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
 188                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
 189                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 190                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 191                         txTime = OFDM_SIFS_TIME_QUARTER
 192                                 + OFDM_PREAMBLE_TIME_QUARTER
 193                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
 194                 } else if (ah->curchan &&
 195                            IS_CHAN_HALF_RATE(ah->curchan)) {
 196                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
 197                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 198                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 199                         txTime = OFDM_SIFS_TIME_HALF +
 200                                 OFDM_PREAMBLE_TIME_HALF
 201                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
 202                 } else {
 203                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
 204                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 205                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 206                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
 207                                 + (numSymbols * OFDM_SYMBOL_TIME);
 208                 }
 209                 break;
 210         default:
 211                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
 212                           "Unknown phy %u (rate ix %u)\n", phy, rateix);
 213                 txTime = 0;
 214                 break;
 215         }
 216
 217         return txTime;
 218 }
 219 EXPORT_SYMBOL(ath9k_hw_computetxtime);
 220
 221 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 222                                   struct ath9k_channel *chan,
 223                                   struct chan_centers *centers)
 224 {
 225         int8_t extoff;
 226
 227         if (!IS_CHAN_HT40(chan)) {
 228                 centers->ctl_center = centers->ext_center =
 229                         centers->synth_center = chan->channel;
 230                 return;
 231         }
 232
 233         if ((chan->chanmode == CHANNEL_A_HT40PLUS) ||
 234             (chan->chanmode == CHANNEL_G_HT40PLUS)) {
 235                 centers->synth_center =
 236                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
 237                 extoff = 1;
 238         } else {
 239                 centers->synth_center =
 240                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
 241                 extoff = -1;
 242         }
 243
 244         centers->ctl_center =
 245                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
 246         /* 25 MHz spacing is supported by hw but not on upper layers */
 247         centers->ext_center =
 248                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
 249 }
 250
 251 /******************/
 252 /* Chip Revisions */
 253 /******************/
 254
 255 static void ath9k_hw_read_revisions(struct ath_hw *ah)
 256 {
 257         u32 val;
 258
 259         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
 260
 261         if (val == 0xFF) {
 262                 val = REG_READ(ah, AR_SREV);
 263                 ah->hw_version.macVersion =
 264                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
 265                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 266                 ah->is_pciexpress = (val & AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
 267         } else {
 268                 if (!AR_SREV_9100(ah))
 269                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
 270
 271                 ah->hw_version.macRev = val & AR_SREV_REVISION;
 272
 273                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
 274                         ah->is_pciexpress = true;
 275         }
 276 }
 277
 278 /************************************/
 279 /* HW Attach, Detach, Init Routines */
 280 /************************************/
 281
 282 static void ath9k_hw_disablepcie(struct ath_hw *ah)
 283 {
 284         if (AR_SREV_9100(ah))
 285                 return;
 286
 287         ENABLE_REGWRITE_BUFFER(ah);
 288
 289         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
 290         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
 291         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
 292         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
 293         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
 294         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
 295         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
 296         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
 297         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
 298
 299         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
 300
 301         REGWRITE_BUFFER_FLUSH(ah);
 302         DISABLE_REGWRITE_BUFFER(ah);
 303 }
 304
 305 /* This should work for all families including legacy */
 306 static bool ath9k_hw_chip_test(struct ath_hw *ah)
 307 {
 308         struct ath_common *common = ath9k_hw_common(ah);
 309         u32 regAddr[2] = { AR_STA_ID0 };
 310         u32 regHold[2];
 311         u32 patternData[4] = { 0x55555555,
 312                                0xaaaaaaaa,
 313                                0x66666666,
 314                                0x99999999 };
 315         int i, j, loop_max;
 316
 317         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 318                 loop_max = 2;
 319                 regAddr[1] = AR_PHY_BASE + (8 << 2);
 320         } else
 321                 loop_max = 1;
 322
 323         for (i = 0; i < loop_max; i++) {
 324                 u32 addr = regAddr[i];
 325                 u32 wrData, rdData;
 326
 327                 regHold[i] = REG_READ(ah, addr);
 328                 for (j = 0; j < 0x100; j++) {
 329                         wrData = (j << 16) | j;
 330                         REG_WRITE(ah, addr, wrData);
 331                         rdData = REG_READ(ah, addr);
 332                         if (rdData != wrData) {
 333                                 ath_print(common, ATH_DBG_FATAL,
 334                                           "address test failed "
 335                                           "addr: 0x%08x - wr:0x%08x != "
 336                                           "rd:0x%08x\n",
 337                                           addr, wrData, rdData);
 338                                 return false;
 339                         }
 340                 }
 341                 for (j = 0; j < 4; j++) {
 342                         wrData = patternData[j];
 343                         REG_WRITE(ah, addr, wrData);
 344                         rdData = REG_READ(ah, addr);
 345                         if (wrData != rdData) {
 346                                 ath_print(common, ATH_DBG_FATAL,
 347                                           "address test failed "
 348                                           "addr: 0x%08x - wr:0x%08x != "
 349                                           "rd:0x%08x\n",
 350                                           addr, wrData, rdData);
 351                                 return false;
 352                         }
 353                 }
 354                 REG_WRITE(ah, regAddr[i], regHold[i]);
 355         }
 356         udelay(100);
 357
 358         return true;
 359 }
 360
 361 static void ath9k_hw_init_config(struct ath_hw *ah)
 362 {
 363         int i;
 364
 365         ah->config.dma_beacon_response_time = 2;
 366         ah->config.sw_beacon_response_time = 10;
 367         ah->config.additional_swba_backoff = 0;
 368         ah->config.ack_6mb = 0x0;
 369         ah->config.cwm_ignore_extcca = 0;
 370         ah->config.pcie_powersave_enable = 0;
 371         ah->config.pcie_clock_req = 0;
 372         ah->config.pcie_waen = 0;
 373         ah->config.analog_shiftreg = 1;
 374         ah->config.ofdm_trig_low = 200;
 375         ah->config.ofdm_trig_high = 500;
 376         ah->config.cck_trig_high = 200;
 377         ah->config.cck_trig_low = 100;
 378         ah->config.enable_ani = true;
 379
 380         for (i = 0; i < AR_EEPROM_MODAL_SPURS; i++) {
 381                 ah->config.spurchans[i][0] = AR_NO_SPUR;
 382                 ah->config.spurchans[i][1] = AR_NO_SPUR;
 383         }
 384
 385         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
 386                 ah->config.ht_enable = 1;
 387         else
 388                 ah->config.ht_enable = 0;
 389
 390         ah->config.rx_intr_mitigation = true;
 391         ah->config.pcieSerDesWrite = true;
 392
 393         /*
 394          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
 395          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
 396          * This means we use it for all AR5416 devices, and the few
 397          * minor PCI AR9280 devices out there.
 398          *
 399          * Serialization is required because these devices do not handle
 400          * well the case of two concurrent reads/writes due to the latency
 401          * involved. During one read/write another read/write can be issued
 402          * on another CPU while the previous read/write may still be working
 403          * on our hardware, if we hit this case the hardware poops in a loop.
 404          * We prevent this by serializing reads and writes.
 405          *
 406          * This issue is not present on PCI-Express devices or pre-AR5416
 407          * devices (legacy, 802.11abg).
 408          */
 409         if (num_possible_cpus() > 1)
 410                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
 411 }
 412
 413 static void ath9k_hw_init_defaults(struct ath_hw *ah)
 414 {
 415         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
 416
 417         regulatory->country_code = CTRY_DEFAULT;
 418         regulatory->power_limit = MAX_RATE_POWER;
 419         regulatory->tp_scale = ATH9K_TP_SCALE_MAX;
 420
 421         ah->hw_version.magic = AR5416_MAGIC;
 422         ah->hw_version.subvendorid = 0;
 423
 424         ah->ah_flags = 0;
 425         if (!AR_SREV_9100(ah))
 426                 ah->ah_flags = AH_USE_EEPROM;
 427
 428         ah->atim_window = 0;
 429         ah->sta_id1_defaults =
 430                 AR_STA_ID1_CRPT_MIC_ENABLE |
 431                 AR_STA_ID1_MCAST_KSRCH;
 432         ah->beacon_interval = 100;
 433         ah->enable_32kHz_clock = DONT_USE_32KHZ;
 434         ah->slottime = (u32) -1;
 435         ah->globaltxtimeout = (u32) -1;
 436         ah->power_mode = ATH9K_PM_UNDEFINED;
 437 }
 438
 439 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
 440 {
 441         struct ath_common *common = ath9k_hw_common(ah);
 442         u32 sum;
 443         int i;
 444         u16 eeval;
 445         u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
 446
 447         sum = 0;
 448         for (i = 0; i < 3; i++) {
 449                 eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
 450                 sum += eeval;
 451                 common->macaddr[2 * i] = eeval >> 8;
 452                 common->macaddr[2 * i + 1] = eeval & 0xff;
 453         }
 454         if (sum == 0 || sum == 0xffff * 3)
 455                 return -EADDRNOTAVAIL;
 456
 457         return 0;
 458 }
 459
 460 static int ath9k_hw_post_init(struct ath_hw *ah)
 461 {
 462         int ecode;
 463
 464         if (!AR_SREV_9271(ah)) {
 465                 if (!ath9k_hw_chip_test(ah))
 466                         return -ENODEV;
 467         }
 468
 469         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 470                 ecode = ar9002_hw_rf_claim(ah);
 471                 if (ecode != 0)
 472                         return ecode;
 473         }
 474
 475         ecode = ath9k_hw_eeprom_init(ah);
 476         if (ecode != 0)
 477                 return ecode;
 478
 479         ath_print(ath9k_hw_common(ah), ATH_DBG_CONFIG,
 480                   "Eeprom VER: %d, REV: %d\n",
 481                   ah->eep_ops->get_eeprom_ver(ah),
 482                   ah->eep_ops->get_eeprom_rev(ah));
 483
 484         ecode = ath9k_hw_rf_alloc_ext_banks(ah);
 485         if (ecode) {
 486                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
 487                           "Failed allocating banks for "
 488                           "external radio\n");
 489                 return ecode;
 490         }
 491
 492         if (!AR_SREV_9100(ah)) {
 493                 ath9k_hw_ani_setup(ah);
 494                 ath9k_hw_ani_init(ah);
 495         }
 496
 497         return 0;
 498 }
 499
 500 static void ath9k_hw_attach_ops(struct ath_hw *ah)
 501 {
 502         if (AR_SREV_9300_20_OR_LATER(ah))
 503                 ar9003_hw_attach_ops(ah);
 504         else
 505                 ar9002_hw_attach_ops(ah);
 506 }
 507
 508 /* Called for all hardware families */
 509 static int __ath9k_hw_init(struct ath_hw *ah)
 510 {
 511         struct ath_common *common = ath9k_hw_common(ah);
 512         int r = 0;
 513
 514         if (ah->hw_version.devid == AR5416_AR9100_DEVID)
 515                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
 516
 517         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
 518                 ath_print(common, ATH_DBG_FATAL,
 519                           "Couldn't reset chip\n");
 520                 return -EIO;
 521         }
 522
 523         ath9k_hw_init_defaults(ah);
 524         ath9k_hw_init_config(ah);
 525
 526         ath9k_hw_attach_ops(ah);
 527
 528         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
 529                 ath_print(common, ATH_DBG_FATAL, "Couldn't wakeup chip\n");
 530                 return -EIO;
 531         }
 532
 533         if (ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
 534                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
 535                     ((AR_SREV_9160(ah) || AR_SREV_9280(ah)) &&
 536                      !ah->is_pciexpress)) {
 537                         ah->config.serialize_regmode =
 538                                 SER_REG_MODE_ON;
 539                 } else {
 540                         ah->config.serialize_regmode =
 541                                 SER_REG_MODE_OFF;
 542                 }
 543         }
 544
 545         ath_print(common, ATH_DBG_RESET, "serialize_regmode is %d\n",
 546                 ah->config.serialize_regmode);
 547
 548         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 549                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
 550         else
 551                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
 552
 553         if (!ath9k_hw_macversion_supported(ah)) {
 554                 ath_print(common, ATH_DBG_FATAL,
 555                           "Mac Chip Rev 0x%02x.%x is not supported by "
 556                           "this driver\n", ah->hw_version.macVersion,
 557                           ah->hw_version.macRev);
 558                 return -EOPNOTSUPP;
 559         }
 560
 561         if (AR_SREV_9271(ah) || AR_SREV_9100(ah))
 562                 ah->is_pciexpress = false;
 563
 564         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
 565         ath9k_hw_init_cal_settings(ah);
 566
 567         ah->ani_function = ATH9K_ANI_ALL;
 568         if (AR_SREV_9280_20_OR_LATER(ah) && !AR_SREV_9300_20_OR_LATER(ah))
 569                 ah->ani_function &= ~ATH9K_ANI_NOISE_IMMUNITY_LEVEL;
 570         if (!AR_SREV_9300_20_OR_LATER(ah))
 571                 ah->ani_function &= ~ATH9K_ANI_MRC_CCK;
 572
 573         ath9k_hw_init_mode_regs(ah);
 574
 575         /*
 576          * Read back AR_WA into a permanent copy and set bits 14 and 17.
 577          * We need to do this to avoid RMW of this register. We cannot
 578          * read the reg when chip is asleep.
 579          */
 580         ah->WARegVal = REG_READ(ah, AR_WA);
 581         ah->WARegVal |= (AR_WA_D3_L1_DISABLE |
 582                          AR_WA_ASPM_TIMER_BASED_DISABLE);
 583
 584         if (ah->is_pciexpress)
 585                 ath9k_hw_configpcipowersave(ah, 0, 0);
 586         else
 587                 ath9k_hw_disablepcie(ah);
 588
 589         if (!AR_SREV_9300_20_OR_LATER(ah))
 590                 ar9002_hw_cck_chan14_spread(ah);
 591
 592         r = ath9k_hw_post_init(ah);
 593         if (r)
 594                 return r;
 595
 596         ath9k_hw_init_mode_gain_regs(ah);
 597         r = ath9k_hw_fill_cap_info(ah);
 598         if (r)
 599                 return r;
 600
 601         r = ath9k_hw_init_macaddr(ah);
 602         if (r) {
 603                 ath_print(common, ATH_DBG_FATAL,
 604                           "Failed to initialize MAC address\n");
 605                 return r;
 606         }
 607
 608         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 609                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
 610         else
 611                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
 612
 613         ah->bb_watchdog_timeout_ms = 25;
 614
 615         common->state = ATH_HW_INITIALIZED;
 616
 617         return 0;
 618 }
 619
 620 int ath9k_hw_init(struct ath_hw *ah)
 621 {
 622         int ret;
 623         struct ath_common *common = ath9k_hw_common(ah);
 624
 625         /* These are all the AR5008/AR9001/AR9002 hardware family of chipsets */
 626         switch (ah->hw_version.devid) {
 627         case AR5416_DEVID_PCI:
 628         case AR5416_DEVID_PCIE:
 629         case AR5416_AR9100_DEVID:
 630         case AR9160_DEVID_PCI:
 631         case AR9280_DEVID_PCI:
 632         case AR9280_DEVID_PCIE:
 633         case AR9285_DEVID_PCIE:
 634         case AR9287_DEVID_PCI:
 635         case AR9287_DEVID_PCIE:
 636         case AR2427_DEVID_PCIE:
 637         case AR9300_DEVID_PCIE:
 638                 break;
 639         default:
 640                 if (common->bus_ops->ath_bus_type == ATH_USB)
 641                         break;
 642                 ath_print(common, ATH_DBG_FATAL,
 643                           "Hardware device ID 0x%04x not supported\n",
 644                           ah->hw_version.devid);
 645                 return -EOPNOTSUPP;
 646         }
 647
 648         ret = __ath9k_hw_init(ah);
 649         if (ret) {
 650                 ath_print(common, ATH_DBG_FATAL,
 651                           "Unable to initialize hardware; "
 652                           "initialization status: %d\n", ret);
 653                 return ret;
 654         }
 655
 656         return 0;
 657 }
 658 EXPORT_SYMBOL(ath9k_hw_init);
 659
 660 static void ath9k_hw_init_qos(struct ath_hw *ah)
 661 {
 662         ENABLE_REGWRITE_BUFFER(ah);
 663
 664         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
 665         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
 666
 667         REG_WRITE(ah, AR_QOS_NO_ACK,
 668                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
 669                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
 670                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
 671
 672         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 673         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 674         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 675         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 676         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 677
 678         REGWRITE_BUFFER_FLUSH(ah);
 679         DISABLE_REGWRITE_BUFFER(ah);
 680 }
 681
 682 static void ath9k_hw_init_pll(struct ath_hw *ah,
 683                               struct ath9k_channel *chan)
 684 {
 685         u32 pll = ath9k_hw_compute_pll_control(ah, chan);
 686
 687         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
 688
 689         /* Switch the core clock for ar9271 to 117Mhz */
 690         if (AR_SREV_9271(ah)) {
 691                 udelay(500);
 692                 REG_WRITE(ah, 0x50040, 0x304);
 693         }
 694
 695         udelay(RTC_PLL_SETTLE_DELAY);
 696
 697         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
 698 }
 699
 700 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
 701                                           enum nl80211_iftype opmode)
 702 {
 703         u32 imr_reg = AR_IMR_TXERR |
 704                 AR_IMR_TXURN |
 705                 AR_IMR_RXERR |
 706                 AR_IMR_RXORN |
 707                 AR_IMR_BCNMISC;
 708
 709         if (AR_SREV_9300_20_OR_LATER(ah)) {
 710                 imr_reg |= AR_IMR_RXOK_HP;
 711                 if (ah->config.rx_intr_mitigation)
 712                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 713                 else
 714                         imr_reg |= AR_IMR_RXOK_LP;
 715
 716         } else {
 717                 if (ah->config.rx_intr_mitigation)
 718                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 719                 else
 720                         imr_reg |= AR_IMR_RXOK;
 721         }
 722
 723         if (ah->config.tx_intr_mitigation)
 724                 imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
 725         else
 726                 imr_reg |= AR_IMR_TXOK;
 727
 728         if (opmode == NL80211_IFTYPE_AP)
 729                 imr_reg |= AR_IMR_MIB;
 730
 731         ENABLE_REGWRITE_BUFFER(ah);
 732
 733         REG_WRITE(ah, AR_IMR, imr_reg);
 734         ah->imrs2_reg |= AR_IMR_S2_GTT;
 735         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 736
 737         if (!AR_SREV_9100(ah)) {
 738                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
 739                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, AR_INTR_SYNC_DEFAULT);
 740                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
 741         }
 742
 743         REGWRITE_BUFFER_FLUSH(ah);
 744         DISABLE_REGWRITE_BUFFER(ah);
 745
 746         if (AR_SREV_9300_20_OR_LATER(ah)) {
 747                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
 748                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
 749                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
 750                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
 751         }
 752 }
 753
 754 static void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
 755 {
 756         u32 val = ath9k_hw_mac_to_clks(ah, us);
 757         val = min(val, (u32) 0xFFFF);
 758         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
 759 }
 760
 761 static void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
 762 {
 763         u32 val = ath9k_hw_mac_to_clks(ah, us);
 764         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
 765         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
 766 }
 767
 768 static void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
 769 {
 770         u32 val = ath9k_hw_mac_to_clks(ah, us);
 771         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
 772         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
 773 }
 774
 775 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
 776 {
 777         if (tu > 0xFFFF) {
 778                 ath_print(ath9k_hw_common(ah), ATH_DBG_XMIT,
 779                           "bad global tx timeout %u\n", tu);
 780                 ah->globaltxtimeout = (u32) -1;
 781                 return false;
 782         } else {
 783                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
 784                 ah->globaltxtimeout = tu;
 785                 return true;
 786         }
 787 }
 788
 789 void ath9k_hw_init_global_settings(struct ath_hw *ah)
 790 {
 791         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
 792         int acktimeout;
 793         int slottime;
 794         int sifstime;
 795
 796         ath_print(ath9k_hw_common(ah), ATH_DBG_RESET, "ah->misc_mode 0x%x\n",
 797                   ah->misc_mode);
 798
 799         if (ah->misc_mode != 0)
 800                 REG_WRITE(ah, AR_PCU_MISC,
 801                           REG_READ(ah, AR_PCU_MISC) | ah->misc_mode);
 802
 803         if (conf->channel && conf->channel->band == IEEE80211_BAND_5GHZ)
 804                 sifstime = 16;
 805         else
 806                 sifstime = 10;
 807
 808         /* As defined by IEEE 802.11-2007 17.3.8.6 */
 809         slottime = ah->slottime + 3 * ah->coverage_class;
 810         acktimeout = slottime + sifstime;
 811
 812         /*
 813          * Workaround for early ACK timeouts, add an offset to match the
 814          * initval's 64us ack timeout value.
 815          * This was initially only meant to work around an issue with delayed
 816          * BA frames in some implementations, but it has been found to fix ACK
 817          * timeout issues in other cases as well.
 818          */
 819         if (conf->channel && conf->channel->band == IEEE80211_BAND_2GHZ)
 820                 acktimeout += 64 - sifstime - ah->slottime;
 821
 822         ath9k_hw_setslottime(ah, slottime);
 823         ath9k_hw_set_ack_timeout(ah, acktimeout);
 824         ath9k_hw_set_cts_timeout(ah, acktimeout);
 825         if (ah->globaltxtimeout != (u32) -1)
 826                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
 827 }
 828 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
 829
 830 void ath9k_hw_deinit(struct ath_hw *ah)
 831 {
 832         struct ath_common *common = ath9k_hw_common(ah);
 833
 834         if (common->state < ATH_HW_INITIALIZED)
 835                 goto free_hw;
 836
 837         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
 838
 839 free_hw:
 840         ath9k_hw_rf_free_ext_banks(ah);
 841 }
 842 EXPORT_SYMBOL(ath9k_hw_deinit);
 843
 844 /*******/
 845 /* INI */
 846 /*******/
 847
 848 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
 849 {
 850         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
 851
 852         if (IS_CHAN_B(chan))
 853                 ctl |= CTL_11B;
 854         else if (IS_CHAN_G(chan))
 855                 ctl |= CTL_11G;
 856         else
 857                 ctl |= CTL_11A;
 858
 859         return ctl;
 860 }
 861
 862 /****************************************/
 863 /* Reset and Channel Switching Routines */
 864 /****************************************/
 865
 866 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
 867 {
 868         struct ath_common *common = ath9k_hw_common(ah);
 869         u32 regval;
 870
 871         ENABLE_REGWRITE_BUFFER(ah);
 872
 873         /*
 874          * set AHB_MODE not to do cacheline prefetches
 875         */
 876         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 877                 regval = REG_READ(ah, AR_AHB_MODE);
 878                 REG_WRITE(ah, AR_AHB_MODE, regval | AR_AHB_PREFETCH_RD_EN);
 879         }
 880
 881         /*
 882          * let mac dma reads be in 128 byte chunks
 883          */
 884         regval = REG_READ(ah, AR_TXCFG) & ~AR_TXCFG_DMASZ_MASK;
 885         REG_WRITE(ah, AR_TXCFG, regval | AR_TXCFG_DMASZ_128B);
 886
 887         REGWRITE_BUFFER_FLUSH(ah);
 888         DISABLE_REGWRITE_BUFFER(ah);
 889
 890         /*
 891          * Restore TX Trigger Level to its pre-reset value.
 892          * The initial value depends on whether aggregation is enabled, and is
 893          * adjusted whenever underruns are detected.
 894          */
 895         if (!AR_SREV_9300_20_OR_LATER(ah))
 896                 REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
 897
 898         ENABLE_REGWRITE_BUFFER(ah);
 899
 900         /*
 901          * let mac dma writes be in 128 byte chunks
 902          */
 903         regval = REG_READ(ah, AR_RXCFG) & ~AR_RXCFG_DMASZ_MASK;
 904         REG_WRITE(ah, AR_RXCFG, regval | AR_RXCFG_DMASZ_128B);
 905
 906         /*
 907          * Setup receive FIFO threshold to hold off TX activities
 908          */
 909         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
 910
 911         if (AR_SREV_9300_20_OR_LATER(ah)) {
 912                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_HP, 0x1);
 913                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_LP, 0x1);
 914
 915                 ath9k_hw_set_rx_bufsize(ah, common->rx_bufsize -
 916                         ah->caps.rx_status_len);
 917         }
 918
 919         /*
 920          * reduce the number of usable entries in PCU TXBUF to avoid
 921          * wrap around issues.
 922          */
 923         if (AR_SREV_9285(ah)) {
 924                 /* For AR9285 the number of Fifos are reduced to half.
 925                  * So set the usable tx buf size also to half to
 926                  * avoid data/delimiter underruns
 927                  */
 928                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
 929                           AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE);
 930         } else if (!AR_SREV_9271(ah)) {
 931                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
 932                           AR_PCU_TXBUF_CTRL_USABLE_SIZE);
 933         }
 934
 935         REGWRITE_BUFFER_FLUSH(ah);
 936         DISABLE_REGWRITE_BUFFER(ah);
 937
 938         if (AR_SREV_9300_20_OR_LATER(ah))
 939                 ath9k_hw_reset_txstatus_ring(ah);
 940 }
 941
 942 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
 943 {
 944         u32 val;
 945
 946         val = REG_READ(ah, AR_STA_ID1);
 947         val &= ~(AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC);
 948         switch (opmode) {
 949         case NL80211_IFTYPE_AP:
 950                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_STA_AP
 951                           | AR_STA_ID1_KSRCH_MODE);
 952                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
 953                 break;
 954         case NL80211_IFTYPE_ADHOC:
 955         case NL80211_IFTYPE_MESH_POINT:
 956                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_ADHOC
 957                           | AR_STA_ID1_KSRCH_MODE);
 958                 REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
 959                 break;
 960         case NL80211_IFTYPE_STATION:
 961         case NL80211_IFTYPE_MONITOR:
 962                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_KSRCH_MODE);
 963                 break;
 964         }
 965 }
 966
 967 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
 968                                    u32 *coef_mantissa, u32 *coef_exponent)
 969 {
 970         u32 coef_exp, coef_man;
 971
 972         for (coef_exp = 31; coef_exp > 0; coef_exp--)
 973                 if ((coef_scaled >> coef_exp) & 0x1)
 974                         break;
 975
 976         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
 977
 978         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
 979
 980         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
 981         *coef_exponent = coef_exp - 16;
 982 }
 983
 984 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
 985 {
 986         u32 rst_flags;
 987         u32 tmpReg;
 988
 989         if (AR_SREV_9100(ah)) {
 990                 u32 val = REG_READ(ah, AR_RTC_DERIVED_CLK);
 991                 val &= ~AR_RTC_DERIVED_CLK_PERIOD;
 992                 val |= SM(1, AR_RTC_DERIVED_CLK_PERIOD);
 993                 REG_WRITE(ah, AR_RTC_DERIVED_CLK, val);
 994                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
 995         }
 996
 997         ENABLE_REGWRITE_BUFFER(ah);
 998
 999         if (AR_SREV_9300_20_OR_LATER(ah)) {
1000                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1001                 udelay(10);
1002         }
1003
1004         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1005                   AR_RTC_FORCE_WAKE_ON_INT);
1006
1007         if (AR_SREV_9100(ah)) {
1008                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
1009                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
1010         } else {
1011                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
1012                 if (tmpReg &
1013                     (AR_INTR_SYNC_LOCAL_TIMEOUT |
1014                      AR_INTR_SYNC_RADM_CPL_TIMEOUT)) {
1015                         u32 val;
1016                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
1017
1018                         val = AR_RC_HOSTIF;
1019                         if (!AR_SREV_9300_20_OR_LATER(ah))
1020                                 val |= AR_RC_AHB;
1021                         REG_WRITE(ah, AR_RC, val);
1022
1023                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
1024                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
1025
1026                 rst_flags = AR_RTC_RC_MAC_WARM;
1027                 if (type == ATH9K_RESET_COLD)
1028                         rst_flags |= AR_RTC_RC_MAC_COLD;
1029         }
1030
1031         REG_WRITE(ah, AR_RTC_RC, rst_flags);
1032
1033         REGWRITE_BUFFER_FLUSH(ah);
1034         DISABLE_REGWRITE_BUFFER(ah);
1035
1036         udelay(50);
1037
1038         REG_WRITE(ah, AR_RTC_RC, 0);
1039         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
1040                 ath_print(ath9k_hw_common(ah), ATH_DBG_RESET,
1041                           "RTC stuck in MAC reset\n");
1042                 return false;
1043         }
1044
1045         if (!AR_SREV_9100(ah))
1046                 REG_WRITE(ah, AR_RC, 0);
1047
1048         if (AR_SREV_9100(ah))
1049                 udelay(50);
1050
1051         return true;
1052 }
1053
1054 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1055 {
1056         ENABLE_REGWRITE_BUFFER(ah);
1057
1058         if (AR_SREV_9300_20_OR_LATER(ah)) {
1059                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1060                 udelay(10);
1061         }
1062
1063         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1064                   AR_RTC_FORCE_WAKE_ON_INT);
1065
1066         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1067                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
1068
1069         REG_WRITE(ah, AR_RTC_RESET, 0);
1070         udelay(2);
1071
1072         REGWRITE_BUFFER_FLUSH(ah);
1073         DISABLE_REGWRITE_BUFFER(ah);
1074
1075         if (!AR_SREV_9300_20_OR_LATER(ah))
1076                 udelay(2);
1077
1078         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1079                 REG_WRITE(ah, AR_RC, 0);
1080
1081         REG_WRITE(ah, AR_RTC_RESET, 1);
1082
1083         if (!ath9k_hw_wait(ah,
1084                            AR_RTC_STATUS,
1085                            AR_RTC_STATUS_M,
1086                            AR_RTC_STATUS_ON,
1087                            AH_WAIT_TIMEOUT)) {
1088                 ath_print(ath9k_hw_common(ah), ATH_DBG_RESET,
1089                           "RTC not waking up\n");
1090                 return false;
1091         }
1092
1093         ath9k_hw_read_revisions(ah);
1094
1095         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1096 }
1097
1098 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1099 {
1100         if (AR_SREV_9300_20_OR_LATER(ah)) {
1101                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1102                 udelay(10);
1103         }
1104
1105         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1106                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1107
1108         switch (type) {
1109         case ATH9K_RESET_POWER_ON:
1110                 return ath9k_hw_set_reset_power_on(ah);
1111         case ATH9K_RESET_WARM:
1112         case ATH9K_RESET_COLD:
1113                 return ath9k_hw_set_reset(ah, type);
1114         default:
1115                 return false;
1116         }
1117 }
1118
1119 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1120                                 struct ath9k_channel *chan)
1121 {
1122         if (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)) {
1123                 if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON))
1124                         return false;
1125         } else if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
1126                 return false;
1127
1128         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1129                 return false;
1130
1131         ah->chip_fullsleep = false;
1132         ath9k_hw_init_pll(ah, chan);
1133         ath9k_hw_set_rfmode(ah, chan);
1134
1135         return true;
1136 }
1137
1138 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1139                                     struct ath9k_channel *chan)
1140 {
1141         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1142         struct ath_common *common = ath9k_hw_common(ah);
1143         struct ieee80211_channel *channel = chan->chan;
1144         u32 qnum;
1145         int r;
1146
1147         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1148                 if (ath9k_hw_numtxpending(ah, qnum)) {
1149                         ath_print(common, ATH_DBG_QUEUE,
1150                                   "Transmit frames pending on "
1151                                   "queue %d\n", qnum);
1152                         return false;
1153                 }
1154         }
1155
1156         if (!ath9k_hw_rfbus_req(ah)) {
1157                 ath_print(common, ATH_DBG_FATAL,
1158                           "Could not kill baseband RX\n");
1159                 return false;
1160         }
1161
1162         ath9k_hw_set_channel_regs(ah, chan);
1163
1164         r = ath9k_hw_rf_set_freq(ah, chan);
1165         if (r) {
1166                 ath_print(common, ATH_DBG_FATAL,
1167                           "Failed to set channel\n");
1168                 return false;
1169         }
1170
1171         ah->eep_ops->set_txpower(ah, chan,
1172                              ath9k_regd_get_ctl(regulatory, chan),
1173                              channel->max_antenna_gain * 2,
1174                              channel->max_power * 2,
1175                              min((u32) MAX_RATE_POWER,
1176                              (u32) regulatory->power_limit));
1177
1178         ath9k_hw_rfbus_done(ah);
1179
1180         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1181                 ath9k_hw_set_delta_slope(ah, chan);
1182
1183         ath9k_hw_spur_mitigate_freq(ah, chan);
1184
1185         return true;
1186 }
1187
1188 bool ath9k_hw_check_alive(struct ath_hw *ah)
1189 {
1190         int count = 50;
1191         u32 reg;
1192
1193         if (AR_SREV_9285_10_OR_LATER(ah))
1194                 return true;
1195
1196         do {
1197                 reg = REG_READ(ah, AR_OBS_BUS_1);
1198
1199                 if ((reg & 0x7E7FFFEF) == 0x00702400)
1200                         continue;
1201
1202                 switch (reg & 0x7E000B00) {
1203                 case 0x1E000000:
1204                 case 0x52000B00:
1205                 case 0x18000B00:
1206                         continue;
1207                 default:
1208                         return true;
1209                 }
1210         } while (count-- > 0);
1211
1212         return false;
1213 }
1214 EXPORT_SYMBOL(ath9k_hw_check_alive);
1215
1216 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1217                    struct ath9k_hw_cal_data *caldata, bool bChannelChange)
1218 {
1219         struct ath_common *common = ath9k_hw_common(ah);
1220         u32 saveLedState;
1221         struct ath9k_channel *curchan = ah->curchan;
1222         u32 saveDefAntenna;
1223         u32 macStaId1;
1224         u64 tsf = 0;
1225         int i, r;
1226
1227         ah->txchainmask = common->tx_chainmask;
1228         ah->rxchainmask = common->rx_chainmask;
1229
1230         if (!ah->chip_fullsleep) {
1231                 ath9k_hw_abortpcurecv(ah);
1232                 if (!ath9k_hw_stopdmarecv(ah)) {
1233                         ath_print(common, ATH_DBG_XMIT,
1234                                 "Failed to stop receive dma\n");
1235                         bChannelChange = false;
1236                 }
1237         }
1238
1239         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1240                 return -EIO;
1241
1242         if (curchan && !ah->chip_fullsleep && ah->caldata)
1243                 ath9k_hw_getnf(ah, curchan);
1244
1245         ah->caldata = caldata;
1246         if (caldata &&
1247             (chan->channel != caldata->channel ||
1248              (chan->channelFlags & ~CHANNEL_CW_INT) !=
1249              (caldata->channelFlags & ~CHANNEL_CW_INT))) {
1250                 /* Operating channel changed, reset channel calibration data */
1251                 memset(caldata, 0, sizeof(*caldata));
1252                 ath9k_init_nfcal_hist_buffer(ah, chan);
1253         }
1254
1255         if (bChannelChange &&
1256             (ah->chip_fullsleep != true) &&
1257             (ah->curchan != NULL) &&
1258             (chan->channel != ah->curchan->channel) &&
1259             ((chan->channelFlags & CHANNEL_ALL) ==
1260              (ah->curchan->channelFlags & CHANNEL_ALL)) &&
1261             (!AR_SREV_9280(ah) || AR_DEVID_7010(ah))) {
1262
1263                 if (ath9k_hw_channel_change(ah, chan)) {
1264                         ath9k_hw_loadnf(ah, ah->curchan);
1265                         ath9k_hw_start_nfcal(ah, true);
1266                         if (AR_SREV_9271(ah))
1267                                 ar9002_hw_load_ani_reg(ah, chan);
1268                         return 0;
1269                 }
1270         }
1271
1272         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1273         if (saveDefAntenna == 0)
1274                 saveDefAntenna = 1;
1275
1276         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1277
1278         /* For chips on which RTC reset is done, save TSF before it gets cleared */
1279         if (AR_SREV_9100(ah) ||
1280             (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)))
1281                 tsf = ath9k_hw_gettsf64(ah);
1282
1283         saveLedState = REG_READ(ah, AR_CFG_LED) &
1284                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1285                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1286
1287         ath9k_hw_mark_phy_inactive(ah);
1288
1289         /* Only required on the first reset */
1290         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1291                 REG_WRITE(ah,
1292                           AR9271_RESET_POWER_DOWN_CONTROL,
1293                           AR9271_RADIO_RF_RST);
1294                 udelay(50);
1295         }
1296
1297         if (!ath9k_hw_chip_reset(ah, chan)) {
1298                 ath_print(common, ATH_DBG_FATAL, "Chip reset failed\n");
1299                 return -EINVAL;
1300         }
1301
1302         /* Only required on the first reset */
1303         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1304                 ah->htc_reset_init = false;
1305                 REG_WRITE(ah,
1306                           AR9271_RESET_POWER_DOWN_CONTROL,
1307                           AR9271_GATE_MAC_CTL);
1308                 udelay(50);
1309         }
1310
1311         /* Restore TSF */
1312         if (tsf)
1313                 ath9k_hw_settsf64(ah, tsf);
1314
1315         if (AR_SREV_9280_20_OR_LATER(ah))
1316                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1317
1318         if (!AR_SREV_9300_20_OR_LATER(ah))
1319                 ar9002_hw_enable_async_fifo(ah);
1320
1321         r = ath9k_hw_process_ini(ah, chan);
1322         if (r)
1323                 return r;
1324
1325         /*
1326          * Some AR91xx SoC devices frequently fail to accept TSF writes
1327          * right after the chip reset. When that happens, write a new
1328          * value after the initvals have been applied, with an offset
1329          * based on measured time difference
1330          */
1331         if (AR_SREV_9100(ah) && (ath9k_hw_gettsf64(ah) < tsf)) {
1332                 tsf += 1500;
1333                 ath9k_hw_settsf64(ah, tsf);
1334         }
1335
1336         /* Setup MFP options for CCMP */
1337         if (AR_SREV_9280_20_OR_LATER(ah)) {
1338                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1339                  * frames when constructing CCMP AAD. */
1340                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1341                               0xc7ff);
1342                 ah->sw_mgmt_crypto = false;
1343         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1344                 /* Disable hardware crypto for management frames */
1345                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1346                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1347                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1348                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1349                 ah->sw_mgmt_crypto = true;
1350         } else
1351                 ah->sw_mgmt_crypto = true;
1352
1353         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1354                 ath9k_hw_set_delta_slope(ah, chan);
1355
1356         ath9k_hw_spur_mitigate_freq(ah, chan);
1357         ah->eep_ops->set_board_values(ah, chan);
1358
1359         ath9k_hw_set_operating_mode(ah, ah->opmode);
1360
1361         ENABLE_REGWRITE_BUFFER(ah);
1362
1363         REG_WRITE(ah, AR_STA_ID0, get_unaligned_le32(common->macaddr));
1364         REG_WRITE(ah, AR_STA_ID1, get_unaligned_le16(common->macaddr + 4)
1365                   | macStaId1
1366                   | AR_STA_ID1_RTS_USE_DEF
1367                   | (ah->config.
1368                      ack_6mb ? AR_STA_ID1_ACKCTS_6MB : 0)
1369                   | ah->sta_id1_defaults);
1370         ath_hw_setbssidmask(common);
1371         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1372         ath9k_hw_write_associd(ah);
1373         REG_WRITE(ah, AR_ISR, ~0);
1374         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1375
1376         REGWRITE_BUFFER_FLUSH(ah);
1377         DISABLE_REGWRITE_BUFFER(ah);
1378
1379         r = ath9k_hw_rf_set_freq(ah, chan);
1380         if (r)
1381                 return r;
1382
1383         ENABLE_REGWRITE_BUFFER(ah);
1384
1385         for (i = 0; i < AR_NUM_DCU; i++)
1386                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1387
1388         REGWRITE_BUFFER_FLUSH(ah);
1389         DISABLE_REGWRITE_BUFFER(ah);
1390
1391         ah->intr_txqs = 0;
1392         for (i = 0; i < ah->caps.total_queues; i++)
1393                 ath9k_hw_resettxqueue(ah, i);
1394
1395         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1396         ath9k_hw_ani_cache_ini_regs(ah);
1397         ath9k_hw_init_qos(ah);
1398
1399         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1400                 ath9k_enable_rfkill(ah);
1401
1402         ath9k_hw_init_global_settings(ah);
1403
1404         if (!AR_SREV_9300_20_OR_LATER(ah)) {
1405                 ar9002_hw_update_async_fifo(ah);
1406                 ar9002_hw_enable_wep_aggregation(ah);
1407         }
1408
1409         REG_WRITE(ah, AR_STA_ID1,
1410                   REG_READ(ah, AR_STA_ID1) | AR_STA_ID1_PRESERVE_SEQNUM);
1411
1412         ath9k_hw_set_dma(ah);
1413
1414         REG_WRITE(ah, AR_OBS, 8);
1415
1416         if (ah->config.rx_intr_mitigation) {
1417                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, 500);
1418                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, 2000);
1419         }
1420
1421         if (ah->config.tx_intr_mitigation) {
1422                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
1423                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
1424         }
1425
1426         ath9k_hw_init_bb(ah, chan);
1427
1428         if (!ath9k_hw_init_cal(ah, chan))
1429                 return -EIO;
1430
1431         ENABLE_REGWRITE_BUFFER(ah);
1432
1433         ath9k_hw_restore_chainmask(ah);
1434         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
1435
1436         REGWRITE_BUFFER_FLUSH(ah);
1437         DISABLE_REGWRITE_BUFFER(ah);
1438
1439         /*
1440          * For big endian systems turn on swapping for descriptors
1441          */
1442         if (AR_SREV_9100(ah)) {
1443                 u32 mask;
1444                 mask = REG_READ(ah, AR_CFG);
1445                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1446                         ath_print(common, ATH_DBG_RESET,
1447                                 "CFG Byte Swap Set 0x%x\n", mask);
1448                 } else {
1449                         mask =
1450                                 INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1451                         REG_WRITE(ah, AR_CFG, mask);
1452                         ath_print(common, ATH_DBG_RESET,
1453                                 "Setting CFG 0x%x\n", REG_READ(ah, AR_CFG));
1454                 }
1455         } else {
1456                 if (common->bus_ops->ath_bus_type == ATH_USB) {
1457                         /* Configure AR9271 target WLAN */
1458                         if (AR_SREV_9271(ah))
1459                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1460                         else
1461                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1462                 }
1463 #ifdef __BIG_ENDIAN
1464                 else
1465                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1466 #endif
1467         }
1468
1469         if (ah->btcoex_hw.enabled)
1470                 ath9k_hw_btcoex_enable(ah);
1471
1472         if (AR_SREV_9300_20_OR_LATER(ah))
1473                 ar9003_hw_bb_watchdog_config(ah);
1474
1475         return 0;
1476 }
1477 EXPORT_SYMBOL(ath9k_hw_reset);
1478
1479 /******************************/
1480 /* Power Management (Chipset) */
1481 /******************************/
1482
1483 /*
1484  * Notify Power Mgt is disabled in self-generated frames.
1485  * If requested, force chip to sleep.
1486  */
1487 static void ath9k_set_power_sleep(struct ath_hw *ah, int setChip)
1488 {
1489         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1490         if (setChip) {
1491                 /*
1492                  * Clear the RTC force wake bit to allow the
1493                  * mac to go to sleep.
1494                  */
1495                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1496                             AR_RTC_FORCE_WAKE_EN);
1497                 if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1498                         REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
1499
1500                 /* Shutdown chip. Active low */
1501                 if (!AR_SREV_5416(ah) && !AR_SREV_9271(ah))
1502                         REG_CLR_BIT(ah, (AR_RTC_RESET),
1503                                     AR_RTC_RESET_EN);
1504         }
1505
1506         /* Clear Bit 14 of AR_WA after putting chip into Full Sleep mode. */
1507         if (AR_SREV_9300_20_OR_LATER(ah))
1508                 REG_WRITE(ah, AR_WA,
1509                           ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1510 }
1511
1512 /*
1513  * Notify Power Management is enabled in self-generating
1514  * frames. If request, set power mode of chip to
1515  * auto/normal.  Duration in units of 128us (1/8 TU).
1516  */
1517 static void ath9k_set_power_network_sleep(struct ath_hw *ah, int setChip)
1518 {
1519         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1520         if (setChip) {
1521                 struct ath9k_hw_capabilities *pCap = &ah->caps;
1522
1523                 if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
1524                         /* Set WakeOnInterrupt bit; clear ForceWake bit */
1525                         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1526                                   AR_RTC_FORCE_WAKE_ON_INT);
1527                 } else {
1528                         /*
1529                          * Clear the RTC force wake bit to allow the
1530                          * mac to go to sleep.
1531                          */
1532                         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1533                                     AR_RTC_FORCE_WAKE_EN);
1534                 }
1535         }
1536
1537         /* Clear Bit 14 of AR_WA after putting chip into Net Sleep mode. */
1538         if (AR_SREV_9300_20_OR_LATER(ah))
1539                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1540 }
1541
1542 static bool ath9k_hw_set_power_awake(struct ath_hw *ah, int setChip)
1543 {
1544         u32 val;
1545         int i;
1546
1547         /* Set Bits 14 and 17 of AR_WA before powering on the chip. */
1548         if (AR_SREV_9300_20_OR_LATER(ah)) {
1549                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1550                 udelay(10);
1551         }
1552
1553         if (setChip) {
1554                 if ((REG_READ(ah, AR_RTC_STATUS) &
1555                      AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
1556                         if (ath9k_hw_set_reset_reg(ah,
1557                                            ATH9K_RESET_POWER_ON) != true) {
1558                                 return false;
1559                         }
1560                         if (!AR_SREV_9300_20_OR_LATER(ah))
1561                                 ath9k_hw_init_pll(ah, NULL);
1562                 }
1563                 if (AR_SREV_9100(ah))
1564                         REG_SET_BIT(ah, AR_RTC_RESET,
1565                                     AR_RTC_RESET_EN);
1566
1567                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1568                             AR_RTC_FORCE_WAKE_EN);
1569                 udelay(50);
1570
1571                 for (i = POWER_UP_TIME / 50; i > 0; i--) {
1572                         val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
1573                         if (val == AR_RTC_STATUS_ON)
1574                                 break;
1575                         udelay(50);
1576                         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1577                                     AR_RTC_FORCE_WAKE_EN);
1578                 }
1579                 if (i == 0) {
1580                         ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
1581                                   "Failed to wakeup in %uus\n",
1582                                   POWER_UP_TIME / 20);
1583                         return false;
1584                 }
1585         }
1586
1587         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1588
1589         return true;
1590 }
1591
1592 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
1593 {
1594         struct ath_common *common = ath9k_hw_common(ah);
1595         int status = true, setChip = true;
1596         static const char *modes[] = {
1597                 "AWAKE",
1598                 "FULL-SLEEP",
1599                 "NETWORK SLEEP",
1600                 "UNDEFINED"
1601         };
1602
1603         if (ah->power_mode == mode)
1604                 return status;
1605
1606         ath_print(common, ATH_DBG_RESET, "%s -> %s\n",
1607                   modes[ah->power_mode], modes[mode]);
1608
1609         switch (mode) {
1610         case ATH9K_PM_AWAKE:
1611                 status = ath9k_hw_set_power_awake(ah, setChip);
1612                 break;
1613         case ATH9K_PM_FULL_SLEEP:
1614                 ath9k_set_power_sleep(ah, setChip);
1615                 ah->chip_fullsleep = true;
1616                 break;
1617         case ATH9K_PM_NETWORK_SLEEP:
1618                 ath9k_set_power_network_sleep(ah, setChip);
1619                 break;
1620         default:
1621                 ath_print(common, ATH_DBG_FATAL,
1622                           "Unknown power mode %u\n", mode);
1623                 return false;
1624         }
1625         ah->power_mode = mode;
1626
1627         return status;
1628 }
1629 EXPORT_SYMBOL(ath9k_hw_setpower);
1630
1631 /*******************/
1632 /* Beacon Handling */
1633 /*******************/
1634
1635 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
1636 {
1637         int flags = 0;
1638
1639         ah->beacon_interval = beacon_period;
1640
1641         ENABLE_REGWRITE_BUFFER(ah);
1642
1643         switch (ah->opmode) {
1644         case NL80211_IFTYPE_STATION:
1645         case NL80211_IFTYPE_MONITOR:
1646                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(next_beacon));
1647                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, 0xffff);
1648                 REG_WRITE(ah, AR_NEXT_SWBA, 0x7ffff);
1649                 flags |= AR_TBTT_TIMER_EN;
1650                 break;
1651         case NL80211_IFTYPE_ADHOC:
1652         case NL80211_IFTYPE_MESH_POINT:
1653                 REG_SET_BIT(ah, AR_TXCFG,
1654                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
1655                 REG_WRITE(ah, AR_NEXT_NDP_TIMER,
1656                           TU_TO_USEC(next_beacon +
1657                                      (ah->atim_window ? ah->
1658                                       atim_window : 1)));
1659                 flags |= AR_NDP_TIMER_EN;
1660         case NL80211_IFTYPE_AP:
1661                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(next_beacon));
1662                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT,
1663                           TU_TO_USEC(next_beacon -
1664                                      ah->config.
1665                                      dma_beacon_response_time));
1666                 REG_WRITE(ah, AR_NEXT_SWBA,
1667                           TU_TO_USEC(next_beacon -
1668                                      ah->config.
1669                                      sw_beacon_response_time));
1670                 flags |=
1671                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
1672                 break;
1673         default:
1674                 ath_print(ath9k_hw_common(ah), ATH_DBG_BEACON,
1675                           "%s: unsupported opmode: %d\n",
1676                           __func__, ah->opmode);
1677                 return;
1678                 break;
1679         }
1680
1681         REG_WRITE(ah, AR_BEACON_PERIOD, TU_TO_USEC(beacon_period));
1682         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, TU_TO_USEC(beacon_period));
1683         REG_WRITE(ah, AR_SWBA_PERIOD, TU_TO_USEC(beacon_period));
1684         REG_WRITE(ah, AR_NDP_PERIOD, TU_TO_USEC(beacon_period));
1685
1686         REGWRITE_BUFFER_FLUSH(ah);
1687         DISABLE_REGWRITE_BUFFER(ah);
1688
1689         beacon_period &= ~ATH9K_BEACON_ENA;
1690         if (beacon_period & ATH9K_BEACON_RESET_TSF) {
1691                 ath9k_hw_reset_tsf(ah);
1692         }
1693
1694         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
1695 }
1696 EXPORT_SYMBOL(ath9k_hw_beaconinit);
1697
1698 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
1699                                     const struct ath9k_beacon_state *bs)
1700 {
1701         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
1702         struct ath9k_hw_capabilities *pCap = &ah->caps;
1703         struct ath_common *common = ath9k_hw_common(ah);
1704
1705         ENABLE_REGWRITE_BUFFER(ah);
1706
1707         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(bs->bs_nexttbtt));
1708
1709         REG_WRITE(ah, AR_BEACON_PERIOD,
1710                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1711         REG_WRITE(ah, AR_DMA_BEACON_PERIOD,
1712                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1713
1714         REGWRITE_BUFFER_FLUSH(ah);
1715         DISABLE_REGWRITE_BUFFER(ah);
1716
1717         REG_RMW_FIELD(ah, AR_RSSI_THR,
1718                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
1719
1720         beaconintval = bs->bs_intval & ATH9K_BEACON_PERIOD;
1721
1722         if (bs->bs_sleepduration > beaconintval)
1723                 beaconintval = bs->bs_sleepduration;
1724
1725         dtimperiod = bs->bs_dtimperiod;
1726         if (bs->bs_sleepduration > dtimperiod)
1727                 dtimperiod = bs->bs_sleepduration;
1728
1729         if (beaconintval == dtimperiod)
1730                 nextTbtt = bs->bs_nextdtim;
1731         else
1732                 nextTbtt = bs->bs_nexttbtt;
1733
1734         ath_print(common, ATH_DBG_BEACON, "next DTIM %d\n", bs->bs_nextdtim);
1735         ath_print(common, ATH_DBG_BEACON, "next beacon %d\n", nextTbtt);
1736         ath_print(common, ATH_DBG_BEACON, "beacon period %d\n", beaconintval);
1737         ath_print(common, ATH_DBG_BEACON, "DTIM period %d\n", dtimperiod);
1738
1739         ENABLE_REGWRITE_BUFFER(ah);
1740
1741         REG_WRITE(ah, AR_NEXT_DTIM,
1742                   TU_TO_USEC(bs->bs_nextdtim - SLEEP_SLOP));
1743         REG_WRITE(ah, AR_NEXT_TIM, TU_TO_USEC(nextTbtt - SLEEP_SLOP));
1744
1745         REG_WRITE(ah, AR_SLEEP1,
1746                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
1747                   | AR_SLEEP1_ASSUME_DTIM);
1748
1749         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
1750                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
1751         else
1752                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
1753
1754         REG_WRITE(ah, AR_SLEEP2,
1755                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
1756
1757         REG_WRITE(ah, AR_TIM_PERIOD, TU_TO_USEC(beaconintval));
1758         REG_WRITE(ah, AR_DTIM_PERIOD, TU_TO_USEC(dtimperiod));
1759
1760         REGWRITE_BUFFER_FLUSH(ah);
1761         DISABLE_REGWRITE_BUFFER(ah);
1762
1763         REG_SET_BIT(ah, AR_TIMER_MODE,
1764                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
1765                     AR_DTIM_TIMER_EN);
1766
1767         /* TSF Out of Range Threshold */
1768         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
1769 }
1770 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
1771
1772 /*******************/
1773 /* HW Capabilities */
1774 /*******************/
1775
1776 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
1777 {
1778         struct ath9k_hw_capabilities *pCap = &ah->caps;
1779         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1780         struct ath_common *common = ath9k_hw_common(ah);
1781         struct ath_btcoex_hw *btcoex_hw = &ah->btcoex_hw;
1782
1783         u16 capField = 0, eeval;
1784         u8 ant_div_ctl1;
1785
1786         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
1787         regulatory->current_rd = eeval;
1788
1789         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_1);
1790         if (AR_SREV_9285_10_OR_LATER(ah))
1791                 eeval |= AR9285_RDEXT_DEFAULT;
1792         regulatory->current_rd_ext = eeval;
1793
1794         capField = ah->eep_ops->get_eeprom(ah, EEP_OP_CAP);
1795
1796         if (ah->opmode != NL80211_IFTYPE_AP &&
1797             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
1798                 if (regulatory->current_rd == 0x64 ||
1799                     regulatory->current_rd == 0x65)
1800                         regulatory->current_rd += 5;
1801                 else if (regulatory->current_rd == 0x41)
1802                         regulatory->current_rd = 0x43;
1803                 ath_print(common, ATH_DBG_REGULATORY,
1804                           "regdomain mapped to 0x%x\n", regulatory->current_rd);
1805         }
1806
1807         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
1808         if ((eeval & (AR5416_OPFLAGS_11G | AR5416_OPFLAGS_11A)) == 0) {
1809                 ath_print(common, ATH_DBG_FATAL,
1810                           "no band has been marked as supported in EEPROM.\n");
1811                 return -EINVAL;
1812         }
1813
1814         bitmap_zero(pCap->wireless_modes, ATH9K_MODE_MAX);
1815
1816         if (eeval & AR5416_OPFLAGS_11A) {
1817                 set_bit(ATH9K_MODE_11A, pCap->wireless_modes);
1818                 if (ah->config.ht_enable) {
1819                         if (!(eeval & AR5416_OPFLAGS_N_5G_HT20))
1820                                 set_bit(ATH9K_MODE_11NA_HT20,
1821                                         pCap->wireless_modes);
1822                         if (!(eeval & AR5416_OPFLAGS_N_5G_HT40)) {
1823                                 set_bit(ATH9K_MODE_11NA_HT40PLUS,
1824                                         pCap->wireless_modes);
1825                                 set_bit(ATH9K_MODE_11NA_HT40MINUS,
1826                                         pCap->wireless_modes);
1827                         }
1828                 }
1829         }
1830
1831         if (eeval & AR5416_OPFLAGS_11G) {
1832                 set_bit(ATH9K_MODE_11G, pCap->wireless_modes);
1833                 if (ah->config.ht_enable) {
1834                         if (!(eeval & AR5416_OPFLAGS_N_2G_HT20))
1835                                 set_bit(ATH9K_MODE_11NG_HT20,
1836                                         pCap->wireless_modes);
1837                         if (!(eeval & AR5416_OPFLAGS_N_2G_HT40)) {
1838                                 set_bit(ATH9K_MODE_11NG_HT40PLUS,
1839                                         pCap->wireless_modes);
1840                                 set_bit(ATH9K_MODE_11NG_HT40MINUS,
1841                                         pCap->wireless_modes);
1842                         }
1843                 }
1844         }
1845
1846         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
1847         /*
1848          * For AR9271 we will temporarilly uses the rx chainmax as read from
1849          * the EEPROM.
1850          */
1851         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
1852             !(eeval & AR5416_OPFLAGS_11A) &&
1853             !(AR_SREV_9271(ah)))
1854                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
1855                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
1856         else
1857                 /* Use rx_chainmask from EEPROM. */
1858                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
1859
1860         ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
1861
1862         pCap->low_2ghz_chan = 2312;
1863         pCap->high_2ghz_chan = 2732;
1864
1865         pCap->low_5ghz_chan = 4920;
1866         pCap->high_5ghz_chan = 6100;
1867
1868         common->crypt_caps |= ATH_CRYPT_CAP_CIPHER_AESCCM;
1869
1870         if (ah->config.ht_enable)
1871                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
1872         else
1873                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
1874
1875         if (capField & AR_EEPROM_EEPCAP_MAXQCU)
1876                 pCap->total_queues =
1877                         MS(capField, AR_EEPROM_EEPCAP_MAXQCU);
1878         else
1879                 pCap->total_queues = ATH9K_NUM_TX_QUEUES;
1880
1881         if (capField & AR_EEPROM_EEPCAP_KC_ENTRIES)
1882                 pCap->keycache_size =
1883                         1 << MS(capField, AR_EEPROM_EEPCAP_KC_ENTRIES);
1884         else
1885                 pCap->keycache_size = AR_KEYTABLE_SIZE;
1886
1887         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
1888                 pCap->tx_triglevel_max = MAX_TX_FIFO_THRESHOLD >> 1;
1889         else
1890                 pCap->tx_triglevel_max = MAX_TX_FIFO_THRESHOLD;
1891
1892         if (AR_SREV_9271(ah))
1893                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
1894         else if (AR_DEVID_7010(ah))
1895                 pCap->num_gpio_pins = AR7010_NUM_GPIO;
1896         else if (AR_SREV_9285_10_OR_LATER(ah))
1897                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
1898         else if (AR_SREV_9280_20_OR_LATER(ah))
1899                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
1900         else
1901                 pCap->num_gpio_pins = AR_NUM_GPIO;
1902
1903         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah)) {
1904                 pCap->hw_caps |= ATH9K_HW_CAP_CST;
1905                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
1906         } else {
1907                 pCap->rts_aggr_limit = (8 * 1024);
1908         }
1909
1910         pCap->hw_caps |= ATH9K_HW_CAP_ENHANCEDPM;
1911
1912 #if defined(CONFIG_RFKILL) || defined(CONFIG_RFKILL_MODULE)
1913         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
1914         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
1915                 ah->rfkill_gpio =
1916                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
1917                 ah->rfkill_polarity =
1918                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
1919
1920                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
1921         }
1922 #endif
1923         if (AR_SREV_9271(ah) || AR_SREV_9300_20_OR_LATER(ah))
1924                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
1925         else
1926                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
1927
1928         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
1929                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
1930         else
1931                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
1932
1933         if (regulatory->current_rd_ext & (1 << REG_EXT_JAPAN_MIDBAND)) {
1934                 pCap->reg_cap =
1935                         AR_EEPROM_EEREGCAP_EN_KK_NEW_11A |
1936                         AR_EEPROM_EEREGCAP_EN_KK_U1_EVEN |
1937                         AR_EEPROM_EEREGCAP_EN_KK_U2 |
1938                         AR_EEPROM_EEREGCAP_EN_KK_MIDBAND;
1939         } else {
1940                 pCap->reg_cap =
1941                         AR_EEPROM_EEREGCAP_EN_KK_NEW_11A |
1942                         AR_EEPROM_EEREGCAP_EN_KK_U1_EVEN;
1943         }
1944
1945         /* Advertise midband for AR5416 with FCC midband set in eeprom */
1946         if (regulatory->current_rd_ext & (1 << REG_EXT_FCC_MIDBAND) &&
1947             AR_SREV_5416(ah))
1948                 pCap->reg_cap |= AR_EEPROM_EEREGCAP_EN_FCC_MIDBAND;
1949
1950         pCap->num_antcfg_5ghz =
1951                 ah->eep_ops->get_num_ant_config(ah, ATH9K_HAL_FREQ_BAND_5GHZ);
1952         pCap->num_antcfg_2ghz =
1953                 ah->eep_ops->get_num_ant_config(ah, ATH9K_HAL_FREQ_BAND_2GHZ);
1954
1955         if (AR_SREV_9280_20_OR_LATER(ah) &&
1956             ath9k_hw_btcoex_supported(ah)) {
1957                 btcoex_hw->btactive_gpio = ATH_BTACTIVE_GPIO;
1958                 btcoex_hw->wlanactive_gpio = ATH_WLANACTIVE_GPIO;
1959
1960                 if (AR_SREV_9285(ah)) {
1961                         btcoex_hw->scheme = ATH_BTCOEX_CFG_3WIRE;
1962                         btcoex_hw->btpriority_gpio = ATH_BTPRIORITY_GPIO;
1963                 } else {
1964                         btcoex_hw->scheme = ATH_BTCOEX_CFG_2WIRE;
1965                 }
1966         } else {
1967                 btcoex_hw->scheme = ATH_BTCOEX_CFG_NONE;
1968         }
1969
1970         if (AR_SREV_9300_20_OR_LATER(ah)) {
1971                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA | ATH9K_HW_CAP_LDPC |
1972                                  ATH9K_HW_CAP_FASTCLOCK;
1973                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
1974                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
1975                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
1976                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
1977                 pCap->txs_len = sizeof(struct ar9003_txs);
1978                 if (ah->eep_ops->get_eeprom(ah, EEP_PAPRD))
1979                         pCap->hw_caps |= ATH9K_HW_CAP_PAPRD;
1980         } else {
1981                 pCap->tx_desc_len = sizeof(struct ath_desc);
1982                 if (AR_SREV_9280_20(ah) &&
1983                     ((ah->eep_ops->get_eeprom(ah, EEP_MINOR_REV) <=
1984                       AR5416_EEP_MINOR_VER_16) ||
1985                      ah->eep_ops->get_eeprom(ah, EEP_FSTCLK_5G)))
1986                         pCap->hw_caps |= ATH9K_HW_CAP_FASTCLOCK;
1987         }
1988
1989         if (AR_SREV_9300_20_OR_LATER(ah))
1990                 pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
1991
1992         if (AR_SREV_9287_10_OR_LATER(ah) || AR_SREV_9271(ah))
1993                 pCap->hw_caps |= ATH9K_HW_CAP_SGI_20;
1994
1995         if (AR_SREV_9285(ah))
1996                 if (ah->eep_ops->get_eeprom(ah, EEP_MODAL_VER) >= 3) {
1997                         ant_div_ctl1 =
1998                                 ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
1999                         if ((ant_div_ctl1 & 0x1) && ((ant_div_ctl1 >> 3) & 0x1))
2000                                 pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2001                 }
2002
2003         return 0;
2004 }
2005
2006 /****************************/
2007 /* GPIO / RFKILL / Antennae */
2008 /****************************/
2009
2010 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
2011                                          u32 gpio, u32 type)
2012 {
2013         int addr;
2014         u32 gpio_shift, tmp;
2015
2016         if (gpio > 11)
2017                 addr = AR_GPIO_OUTPUT_MUX3;
2018         else if (gpio > 5)
2019                 addr = AR_GPIO_OUTPUT_MUX2;
2020         else
2021                 addr = AR_GPIO_OUTPUT_MUX1;
2022
2023         gpio_shift = (gpio % 6) * 5;
2024
2025         if (AR_SREV_9280_20_OR_LATER(ah)
2026             || (addr != AR_GPIO_OUTPUT_MUX1)) {
2027                 REG_RMW(ah, addr, (type << gpio_shift),
2028                         (0x1f << gpio_shift));
2029         } else {
2030                 tmp = REG_READ(ah, addr);
2031                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
2032                 tmp &= ~(0x1f << gpio_shift);
2033                 tmp |= (type << gpio_shift);
2034                 REG_WRITE(ah, addr, tmp);
2035         }
2036 }
2037
2038 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2039 {
2040         u32 gpio_shift;
2041
2042         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2043
2044         if (AR_DEVID_7010(ah)) {
2045                 gpio_shift = gpio;
2046                 REG_RMW(ah, AR7010_GPIO_OE,
2047                         (AR7010_GPIO_OE_AS_INPUT << gpio_shift),
2048                         (AR7010_GPIO_OE_MASK << gpio_shift));
2049                 return;
2050         }
2051
2052         gpio_shift = gpio << 1;
2053         REG_RMW(ah,
2054                 AR_GPIO_OE_OUT,
2055                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2056                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2057 }
2058 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2059
2060 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2061 {
2062 #define MS_REG_READ(x, y) \
2063         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2064
2065         if (gpio >= ah->caps.num_gpio_pins)
2066                 return 0xffffffff;
2067
2068         if (AR_DEVID_7010(ah)) {
2069                 u32 val;
2070                 val = REG_READ(ah, AR7010_GPIO_IN);
2071                 return (MS(val, AR7010_GPIO_IN_VAL) & AR_GPIO_BIT(gpio)) == 0;
2072         } else if (AR_SREV_9300_20_OR_LATER(ah))
2073                 return MS_REG_READ(AR9300, gpio) != 0;
2074         else if (AR_SREV_9271(ah))
2075                 return MS_REG_READ(AR9271, gpio) != 0;
2076         else if (AR_SREV_9287_10_OR_LATER(ah))
2077                 return MS_REG_READ(AR9287, gpio) != 0;
2078         else if (AR_SREV_9285_10_OR_LATER(ah))
2079                 return MS_REG_READ(AR9285, gpio) != 0;
2080         else if (AR_SREV_9280_20_OR_LATER(ah))
2081                 return MS_REG_READ(AR928X, gpio) != 0;
2082         else
2083                 return MS_REG_READ(AR, gpio) != 0;
2084 }
2085 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2086
2087 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2088                          u32 ah_signal_type)
2089 {
2090         u32 gpio_shift;
2091
2092         if (AR_DEVID_7010(ah)) {
2093                 gpio_shift = gpio;
2094                 REG_RMW(ah, AR7010_GPIO_OE,
2095                         (AR7010_GPIO_OE_AS_OUTPUT << gpio_shift),
2096                         (AR7010_GPIO_OE_MASK << gpio_shift));
2097                 return;
2098         }
2099
2100         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2101         gpio_shift = 2 * gpio;
2102         REG_RMW(ah,
2103                 AR_GPIO_OE_OUT,
2104                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2105                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2106 }
2107 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2108
2109 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2110 {
2111         if (AR_DEVID_7010(ah)) {
2112                 val = val ? 0 : 1;
2113                 REG_RMW(ah, AR7010_GPIO_OUT, ((val&1) << gpio),
2114                         AR_GPIO_BIT(gpio));
2115                 return;
2116         }
2117
2118         if (AR_SREV_9271(ah))
2119                 val = ~val;
2120
2121         REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2122                 AR_GPIO_BIT(gpio));
2123 }
2124 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2125
2126 u32 ath9k_hw_getdefantenna(struct ath_hw *ah)
2127 {
2128         return REG_READ(ah, AR_DEF_ANTENNA) & 0x7;
2129 }
2130 EXPORT_SYMBOL(ath9k_hw_getdefantenna);
2131
2132 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2133 {
2134         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2135 }
2136 EXPORT_SYMBOL(ath9k_hw_setantenna);
2137
2138 /*********************/
2139 /* General Operation */
2140 /*********************/
2141
2142 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2143 {
2144         u32 bits = REG_READ(ah, AR_RX_FILTER);
2145         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2146
2147         if (phybits & AR_PHY_ERR_RADAR)
2148                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2149         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2150                 bits |= ATH9K_RX_FILTER_PHYERR;
2151
2152         return bits;
2153 }
2154 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2155
2156 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2157 {
2158         u32 phybits;
2159
2160         ENABLE_REGWRITE_BUFFER(ah);
2161
2162         REG_WRITE(ah, AR_RX_FILTER, bits);
2163
2164         phybits = 0;
2165         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2166                 phybits |= AR_PHY_ERR_RADAR;
2167         if (bits & ATH9K_RX_FILTER_PHYERR)
2168                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2169         REG_WRITE(ah, AR_PHY_ERR, phybits);
2170
2171         if (phybits)
2172                 REG_WRITE(ah, AR_RXCFG,
2173                           REG_READ(ah, AR_RXCFG) | AR_RXCFG_ZLFDMA);
2174         else
2175                 REG_WRITE(ah, AR_RXCFG,
2176                           REG_READ(ah, AR_RXCFG) & ~AR_RXCFG_ZLFDMA);
2177
2178         REGWRITE_BUFFER_FLUSH(ah);
2179         DISABLE_REGWRITE_BUFFER(ah);
2180 }
2181 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2182
2183 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2184 {
2185         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2186                 return false;
2187
2188         ath9k_hw_init_pll(ah, NULL);
2189         return true;
2190 }
2191 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2192
2193 bool ath9k_hw_disable(struct ath_hw *ah)
2194 {
2195         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2196                 return false;
2197
2198         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2199                 return false;
2200
2201         ath9k_hw_init_pll(ah, NULL);
2202         return true;
2203 }
2204 EXPORT_SYMBOL(ath9k_hw_disable);
2205
2206 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit)
2207 {
2208         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2209         struct ath9k_channel *chan = ah->curchan;
2210         struct ieee80211_channel *channel = chan->chan;
2211
2212         regulatory->power_limit = min(limit, (u32) MAX_RATE_POWER);
2213
2214         ah->eep_ops->set_txpower(ah, chan,
2215                                  ath9k_regd_get_ctl(regulatory, chan),
2216                                  channel->max_antenna_gain * 2,
2217                                  channel->max_power * 2,
2218                                  min((u32) MAX_RATE_POWER,
2219                                  (u32) regulatory->power_limit));
2220 }
2221 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2222
2223 void ath9k_hw_setopmode(struct ath_hw *ah)
2224 {
2225         ath9k_hw_set_operating_mode(ah, ah->opmode);
2226 }
2227 EXPORT_SYMBOL(ath9k_hw_setopmode);
2228
2229 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2230 {
2231         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2232         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2233 }
2234 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2235
2236 void ath9k_hw_write_associd(struct ath_hw *ah)
2237 {
2238         struct ath_common *common = ath9k_hw_common(ah);
2239
2240         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2241         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2242                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2243 }
2244 EXPORT_SYMBOL(ath9k_hw_write_associd);
2245
2246 #define ATH9K_MAX_TSF_READ 10
2247
2248 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2249 {
2250         u32 tsf_lower, tsf_upper1, tsf_upper2;
2251         int i;
2252
2253         tsf_upper1 = REG_READ(ah, AR_TSF_U32);
2254         for (i = 0; i < ATH9K_MAX_TSF_READ; i++) {
2255                 tsf_lower = REG_READ(ah, AR_TSF_L32);
2256                 tsf_upper2 = REG_READ(ah, AR_TSF_U32);
2257                 if (tsf_upper2 == tsf_upper1)
2258                         break;
2259                 tsf_upper1 = tsf_upper2;
2260         }
2261
2262         WARN_ON( i == ATH9K_MAX_TSF_READ );
2263
2264         return (((u64)tsf_upper1 << 32) | tsf_lower);
2265 }
2266 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2267
2268 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2269 {
2270         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2271         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2272 }
2273 EXPORT_SYMBOL(ath9k_hw_settsf64);
2274
2275 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2276 {
2277         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2278                            AH_TSF_WRITE_TIMEOUT))
2279                 ath_print(ath9k_hw_common(ah), ATH_DBG_RESET,
2280                           "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2281
2282         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2283 }
2284 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2285
2286 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, u32 setting)
2287 {
2288         if (setting)
2289                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2290         else
2291                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2292 }
2293 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2294
2295 void ath9k_hw_set11nmac2040(struct ath_hw *ah)
2296 {
2297         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
2298         u32 macmode;
2299
2300         if (conf_is_ht40(conf) && !ah->config.cwm_ignore_extcca)
2301                 macmode = AR_2040_JOINED_RX_CLEAR;
2302         else
2303                 macmode = 0;
2304
2305         REG_WRITE(ah, AR_2040_MODE, macmode);
2306 }
2307
2308 /* HW Generic timers configuration */
2309
2310 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2311 {
2312         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2313         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2314         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2315         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2316         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2317         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2318         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2319         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2320         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2321         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2322                                 AR_NDP2_TIMER_MODE, 0x0002},
2323         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2324                                 AR_NDP2_TIMER_MODE, 0x0004},
2325         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2326                                 AR_NDP2_TIMER_MODE, 0x0008},
2327         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2328                                 AR_NDP2_TIMER_MODE, 0x0010},
2329         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2330                                 AR_NDP2_TIMER_MODE, 0x0020},
2331         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2332                                 AR_NDP2_TIMER_MODE, 0x0040},
2333         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2334                                 AR_NDP2_TIMER_MODE, 0x0080}
2335 };
2336
2337 /* HW generic timer primitives */
2338
2339 /* compute and clear index of rightmost 1 */
2340 static u32 rightmost_index(struct ath_gen_timer_table *timer_table, u32 *mask)
2341 {
2342         u32 b;
2343
2344         b = *mask;
2345         b &= (0-b);
2346         *mask &= ~b;
2347         b *= debruijn32;
2348         b >>= 27;
2349
2350         return timer_table->gen_timer_index[b];
2351 }
2352
2353 u32 ath9k_hw_gettsf32(struct ath_hw *ah)
2354 {
2355         return REG_READ(ah, AR_TSF_L32);
2356 }
2357 EXPORT_SYMBOL(ath9k_hw_gettsf32);
2358
2359 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
2360                                           void (*trigger)(void *),
2361                                           void (*overflow)(void *),
2362                                           void *arg,
2363                                           u8 timer_index)
2364 {
2365         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2366         struct ath_gen_timer *timer;
2367
2368         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
2369
2370         if (timer == NULL) {
2371                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
2372                           "Failed to allocate memory"
2373                           "for hw timer[%d]\n", timer_index);
2374                 return NULL;
2375         }
2376
2377         /* allocate a hardware generic timer slot */
2378         timer_table->timers[timer_index] = timer;
2379         timer->index = timer_index;
2380         timer->trigger = trigger;
2381         timer->overflow = overflow;
2382         timer->arg = arg;
2383
2384         return timer;
2385 }
2386 EXPORT_SYMBOL(ath_gen_timer_alloc);
2387
2388 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
2389                               struct ath_gen_timer *timer,
2390                               u32 timer_next,
2391                               u32 timer_period)
2392 {
2393         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2394         u32 tsf;
2395
2396         BUG_ON(!timer_period);
2397
2398         set_bit(timer->index, &timer_table->timer_mask.timer_bits);
2399
2400         tsf = ath9k_hw_gettsf32(ah);
2401
2402         ath_print(ath9k_hw_common(ah), ATH_DBG_HWTIMER,
2403                   "curent tsf %x period %x"
2404                   "timer_next %x\n", tsf, timer_period, timer_next);
2405
2406         /*
2407          * Pull timer_next forward if the current TSF already passed it
2408          * because of software latency
2409          */
2410         if (timer_next < tsf)
2411                 timer_next = tsf + timer_period;
2412
2413         /*
2414          * Program generic timer registers
2415          */
2416         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
2417                  timer_next);
2418         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
2419                   timer_period);
2420         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2421                     gen_tmr_configuration[timer->index].mode_mask);
2422
2423         /* Enable both trigger and thresh interrupt masks */
2424         REG_SET_BIT(ah, AR_IMR_S5,
2425                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2426                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2427 }
2428 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
2429
2430 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
2431 {
2432         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2433
2434         if ((timer->index < AR_FIRST_NDP_TIMER) ||
2435                 (timer->index >= ATH_MAX_GEN_TIMER)) {
2436                 return;
2437         }
2438
2439         /* Clear generic timer enable bits. */
2440         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2441                         gen_tmr_configuration[timer->index].mode_mask);
2442
2443         /* Disable both trigger and thresh interrupt masks */
2444         REG_CLR_BIT(ah, AR_IMR_S5,
2445                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2446                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2447
2448         clear_bit(timer->index, &timer_table->timer_mask.timer_bits);
2449 }
2450 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
2451
2452 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
2453 {
2454         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2455
2456         /* free the hardware generic timer slot */
2457         timer_table->timers[timer->index] = NULL;
2458         kfree(timer);
2459 }
2460 EXPORT_SYMBOL(ath_gen_timer_free);
2461
2462 /*
2463  * Generic Timer Interrupts handling
2464  */
2465 void ath_gen_timer_isr(struct ath_hw *ah)
2466 {
2467         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2468         struct ath_gen_timer *timer;
2469         struct ath_common *common = ath9k_hw_common(ah);
2470         u32 trigger_mask, thresh_mask, index;
2471
2472         /* get hardware generic timer interrupt status */
2473         trigger_mask = ah->intr_gen_timer_trigger;
2474         thresh_mask = ah->intr_gen_timer_thresh;
2475         trigger_mask &= timer_table->timer_mask.val;
2476         thresh_mask &= timer_table->timer_mask.val;
2477
2478         trigger_mask &= ~thresh_mask;
2479
2480         while (thresh_mask) {
2481                 index = rightmost_index(timer_table, &thresh_mask);
2482                 timer = timer_table->timers[index];
2483                 BUG_ON(!timer);
2484                 ath_print(common, ATH_DBG_HWTIMER,
2485                           "TSF overflow for Gen timer %d\n", index);
2486                 timer->overflow(timer->arg);
2487         }
2488
2489         while (trigger_mask) {
2490                 index = rightmost_index(timer_table, &trigger_mask);
2491                 timer = timer_table->timers[index];
2492                 BUG_ON(!timer);
2493                 ath_print(common, ATH_DBG_HWTIMER,
2494                           "Gen timer[%d] trigger\n", index);
2495                 timer->trigger(timer->arg);
2496         }
2497 }
2498 EXPORT_SYMBOL(ath_gen_timer_isr);
2499
2500 /********/
2501 /* HTC  */
2502 /********/
2503
2504 void ath9k_hw_htc_resetinit(struct ath_hw *ah)
2505 {
2506         ah->htc_reset_init = true;
2507 }
2508 EXPORT_SYMBOL(ath9k_hw_htc_resetinit);
2509
2510 static struct {
2511         u32 version;
2512         const char * name;
2513 } ath_mac_bb_names[] = {
2514         /* Devices with external radios */
2515         { AR_SREV_VERSION_5416_PCI,     "5416" },
2516         { AR_SREV_VERSION_5416_PCIE,    "5418" },
2517         { AR_SREV_VERSION_9100,         "9100" },
2518         { AR_SREV_VERSION_9160,         "9160" },
2519         /* Single-chip solutions */
2520         { AR_SREV_VERSION_9280,         "9280" },
2521         { AR_SREV_VERSION_9285,         "9285" },
2522         { AR_SREV_VERSION_9287,         "9287" },
2523         { AR_SREV_VERSION_9271,         "9271" },
2524         { AR_SREV_VERSION_9300,         "9300" },
2525 };
2526
2527 /* For devices with external radios */
2528 static struct {
2529         u16 version;
2530         const char * name;
2531 } ath_rf_names[] = {
2532         { 0,                            "5133" },
2533         { AR_RAD5133_SREV_MAJOR,        "5133" },
2534         { AR_RAD5122_SREV_MAJOR,        "5122" },
2535         { AR_RAD2133_SREV_MAJOR,        "2133" },
2536         { AR_RAD2122_SREV_MAJOR,        "2122" }
2537 };
2538
2539 /*
2540  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
2541  */
2542 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
2543 {
2544         int i;
2545
2546         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
2547                 if (ath_mac_bb_names[i].version == mac_bb_version) {
2548                         return ath_mac_bb_names[i].name;
2549                 }
2550         }
2551
2552         return "????";
2553 }
2554
2555 /*
2556  * Return the RF name. "????" is returned if the RF is unknown.
2557  * Used for devices with external radios.
2558  */
2559 static const char *ath9k_hw_rf_name(u16 rf_version)
2560 {
2561         int i;
2562
2563         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
2564                 if (ath_rf_names[i].version == rf_version) {
2565                         return ath_rf_names[i].name;
2566                 }
2567         }
2568
2569         return "????";
2570 }
2571
2572 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
2573 {
2574         int used;
2575
2576         /* chipsets >= AR9280 are single-chip */
2577         if (AR_SREV_9280_20_OR_LATER(ah)) {
2578                 used = snprintf(hw_name, len,
2579                                "Atheros AR%s Rev:%x",
2580                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2581                                ah->hw_version.macRev);
2582         }
2583         else {
2584                 used = snprintf(hw_name, len,
2585                                "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
2586                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2587                                ah->hw_version.macRev,
2588                                ath9k_hw_rf_name((ah->hw_version.analog5GhzRev &
2589                                                 AR_RADIO_SREV_MAJOR)),
2590                                ah->hw_version.phyRev);
2591         }
2592
2593         hw_name[used] = '\0';
2594 }
2595 EXPORT_SYMBOL(ath9k_hw_name);