drivers/net/wireless/ath/ath9k/hw.c

   1 /*
   2  * Copyright (c) 2008-2010 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/io.h>
  18 #include <asm/unaligned.h>
  19
  20 #include "hw.h"
  21 #include "hw-ops.h"
  22 #include "rc.h"
  23
  24 #define ATH9K_CLOCK_RATE_CCK            22
  25 #define ATH9K_CLOCK_RATE_5GHZ_OFDM      40
  26 #define ATH9K_CLOCK_RATE_2GHZ_OFDM      44
  27
  28 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
  29
  30 MODULE_AUTHOR("Atheros Communications");
  31 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
  32 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
  33 MODULE_LICENSE("Dual BSD/GPL");
  34
  35 static int __init ath9k_init(void)
  36 {
  37         return 0;
  38 }
  39 module_init(ath9k_init);
  40
  41 static void __exit ath9k_exit(void)
  42 {
  43         return;
  44 }
  45 module_exit(ath9k_exit);
  46
  47 /* Private hardware callbacks */
  48
  49 static void ath9k_hw_init_cal_settings(struct ath_hw *ah)
  50 {
  51         ath9k_hw_private_ops(ah)->init_cal_settings(ah);
  52 }
  53
  54 static void ath9k_hw_init_mode_regs(struct ath_hw *ah)
  55 {
  56         ath9k_hw_private_ops(ah)->init_mode_regs(ah);
  57 }
  58
  59 static bool ath9k_hw_macversion_supported(struct ath_hw *ah)
  60 {
  61         struct ath_hw_private_ops *priv_ops = ath9k_hw_private_ops(ah);
  62
  63         return priv_ops->macversion_supported(ah->hw_version.macVersion);
  64 }
  65
  66 static u32 ath9k_hw_compute_pll_control(struct ath_hw *ah,
  67                                         struct ath9k_channel *chan)
  68 {
  69         return ath9k_hw_private_ops(ah)->compute_pll_control(ah, chan);
  70 }
  71
  72 static void ath9k_hw_init_mode_gain_regs(struct ath_hw *ah)
  73 {
  74         if (!ath9k_hw_private_ops(ah)->init_mode_gain_regs)
  75                 return;
  76
  77         ath9k_hw_private_ops(ah)->init_mode_gain_regs(ah);
  78 }
  79
  80 /********************/
  81 /* Helper Functions */
  82 /********************/
  83
  84 static u32 ath9k_hw_mac_clks(struct ath_hw *ah, u32 usecs)
  85 {
  86         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
  87
  88         if (!ah->curchan) /* should really check for CCK instead */
  89                 return usecs *ATH9K_CLOCK_RATE_CCK;
  90         if (conf->channel->band == IEEE80211_BAND_2GHZ)
  91                 return usecs *ATH9K_CLOCK_RATE_2GHZ_OFDM;
  92         return usecs *ATH9K_CLOCK_RATE_5GHZ_OFDM;
  93 }
  94
  95 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
  96 {
  97         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
  98
  99         if (conf_is_ht40(conf))
 100                 return ath9k_hw_mac_clks(ah, usecs) * 2;
 101         else
 102                 return ath9k_hw_mac_clks(ah, usecs);
 103 }
 104
 105 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
 106 {
 107         int i;
 108
 109         BUG_ON(timeout < AH_TIME_QUANTUM);
 110
 111         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
 112                 if ((REG_READ(ah, reg) & mask) == val)
 113                         return true;
 114
 115                 udelay(AH_TIME_QUANTUM);
 116         }
 117
 118         ath_print(ath9k_hw_common(ah), ATH_DBG_ANY,
 119                   "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
 120                   timeout, reg, REG_READ(ah, reg), mask, val);
 121
 122         return false;
 123 }
 124 EXPORT_SYMBOL(ath9k_hw_wait);
 125
 126 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
 127 {
 128         u32 retval;
 129         int i;
 130
 131         for (i = 0, retval = 0; i < n; i++) {
 132                 retval = (retval << 1) | (val & 1);
 133                 val >>= 1;
 134         }
 135         return retval;
 136 }
 137
 138 bool ath9k_get_channel_edges(struct ath_hw *ah,
 139                              u16 flags, u16 *low,
 140                              u16 *high)
 141 {
 142         struct ath9k_hw_capabilities *pCap = &ah->caps;
 143
 144         if (flags & CHANNEL_5GHZ) {
 145                 *low = pCap->low_5ghz_chan;
 146                 *high = pCap->high_5ghz_chan;
 147                 return true;
 148         }
 149         if ((flags & CHANNEL_2GHZ)) {
 150                 *low = pCap->low_2ghz_chan;
 151                 *high = pCap->high_2ghz_chan;
 152                 return true;
 153         }
 154         return false;
 155 }
 156
 157 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 158                            u8 phy, int kbps,
 159                            u32 frameLen, u16 rateix,
 160                            bool shortPreamble)
 161 {
 162         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
 163
 164         if (kbps == 0)
 165                 return 0;
 166
 167         switch (phy) {
 168         case WLAN_RC_PHY_CCK:
 169                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
 170                 if (shortPreamble)
 171                         phyTime >>= 1;
 172                 numBits = frameLen << 3;
 173                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
 174                 break;
 175         case WLAN_RC_PHY_OFDM:
 176                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
 177                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
 178                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 179                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 180                         txTime = OFDM_SIFS_TIME_QUARTER
 181                                 + OFDM_PREAMBLE_TIME_QUARTER
 182                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
 183                 } else if (ah->curchan &&
 184                            IS_CHAN_HALF_RATE(ah->curchan)) {
 185                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
 186                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 187                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 188                         txTime = OFDM_SIFS_TIME_HALF +
 189                                 OFDM_PREAMBLE_TIME_HALF
 190                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
 191                 } else {
 192                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
 193                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 194                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 195                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
 196                                 + (numSymbols * OFDM_SYMBOL_TIME);
 197                 }
 198                 break;
 199         default:
 200                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
 201                           "Unknown phy %u (rate ix %u)\n", phy, rateix);
 202                 txTime = 0;
 203                 break;
 204         }
 205
 206         return txTime;
 207 }
 208 EXPORT_SYMBOL(ath9k_hw_computetxtime);
 209
 210 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 211                                   struct ath9k_channel *chan,
 212                                   struct chan_centers *centers)
 213 {
 214         int8_t extoff;
 215
 216         if (!IS_CHAN_HT40(chan)) {
 217                 centers->ctl_center = centers->ext_center =
 218                         centers->synth_center = chan->channel;
 219                 return;
 220         }
 221
 222         if ((chan->chanmode == CHANNEL_A_HT40PLUS) ||
 223             (chan->chanmode == CHANNEL_G_HT40PLUS)) {
 224                 centers->synth_center =
 225                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
 226                 extoff = 1;
 227         } else {
 228                 centers->synth_center =
 229                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
 230                 extoff = -1;
 231         }
 232
 233         centers->ctl_center =
 234                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
 235         /* 25 MHz spacing is supported by hw but not on upper layers */
 236         centers->ext_center =
 237                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
 238 }
 239
 240 /******************/
 241 /* Chip Revisions */
 242 /******************/
 243
 244 static void ath9k_hw_read_revisions(struct ath_hw *ah)
 245 {
 246         u32 val;
 247
 248         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
 249
 250         if (val == 0xFF) {
 251                 val = REG_READ(ah, AR_SREV);
 252                 ah->hw_version.macVersion =
 253                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
 254                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 255                 ah->is_pciexpress = (val & AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
 256         } else {
 257                 if (!AR_SREV_9100(ah))
 258                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
 259
 260                 ah->hw_version.macRev = val & AR_SREV_REVISION;
 261
 262                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
 263                         ah->is_pciexpress = true;
 264         }
 265 }
 266
 267 static int ath9k_hw_get_radiorev(struct ath_hw *ah)
 268 {
 269         u32 val;
 270         int i;
 271
 272         REG_WRITE(ah, AR_PHY(0x36), 0x00007058);
 273
 274         for (i = 0; i < 8; i++)
 275                 REG_WRITE(ah, AR_PHY(0x20), 0x00010000);
 276         val = (REG_READ(ah, AR_PHY(256)) >> 24) & 0xff;
 277         val = ((val & 0xf0) >> 4) | ((val & 0x0f) << 4);
 278
 279         return ath9k_hw_reverse_bits(val, 8);
 280 }
 281
 282 /************************************/
 283 /* HW Attach, Detach, Init Routines */
 284 /************************************/
 285
 286 static void ath9k_hw_disablepcie(struct ath_hw *ah)
 287 {
 288         if (AR_SREV_9100(ah))
 289                 return;
 290
 291         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
 292         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
 293         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
 294         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
 295         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
 296         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
 297         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
 298         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
 299         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
 300
 301         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
 302 }
 303
 304 /* This should work for all families including legacy */
 305 static bool ath9k_hw_chip_test(struct ath_hw *ah)
 306 {
 307         struct ath_common *common = ath9k_hw_common(ah);
 308         u32 regAddr[2] = { AR_STA_ID0 };
 309         u32 regHold[2];
 310         u32 patternData[4] = { 0x55555555,
 311                                0xaaaaaaaa,
 312                                0x66666666,
 313                                0x99999999 };
 314         int i, j, loop_max;
 315
 316         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 317                 loop_max = 2;
 318                 regAddr[1] = AR_PHY_BASE + (8 << 2);
 319         } else
 320                 loop_max = 1;
 321
 322         for (i = 0; i < loop_max; i++) {
 323                 u32 addr = regAddr[i];
 324                 u32 wrData, rdData;
 325
 326                 regHold[i] = REG_READ(ah, addr);
 327                 for (j = 0; j < 0x100; j++) {
 328                         wrData = (j << 16) | j;
 329                         REG_WRITE(ah, addr, wrData);
 330                         rdData = REG_READ(ah, addr);
 331                         if (rdData != wrData) {
 332                                 ath_print(common, ATH_DBG_FATAL,
 333                                           "address test failed "
 334                                           "addr: 0x%08x - wr:0x%08x != "
 335                                           "rd:0x%08x\n",
 336                                           addr, wrData, rdData);
 337                                 return false;
 338                         }
 339                 }
 340                 for (j = 0; j < 4; j++) {
 341                         wrData = patternData[j];
 342                         REG_WRITE(ah, addr, wrData);
 343                         rdData = REG_READ(ah, addr);
 344                         if (wrData != rdData) {
 345                                 ath_print(common, ATH_DBG_FATAL,
 346                                           "address test failed "
 347                                           "addr: 0x%08x - wr:0x%08x != "
 348                                           "rd:0x%08x\n",
 349                                           addr, wrData, rdData);
 350                                 return false;
 351                         }
 352                 }
 353                 REG_WRITE(ah, regAddr[i], regHold[i]);
 354         }
 355         udelay(100);
 356
 357         return true;
 358 }
 359
 360 static void ath9k_hw_init_config(struct ath_hw *ah)
 361 {
 362         int i;
 363
 364         ah->config.dma_beacon_response_time = 2;
 365         ah->config.sw_beacon_response_time = 10;
 366         ah->config.additional_swba_backoff = 0;
 367         ah->config.ack_6mb = 0x0;
 368         ah->config.cwm_ignore_extcca = 0;
 369         ah->config.pcie_powersave_enable = 0;
 370         ah->config.pcie_clock_req = 0;
 371         ah->config.pcie_waen = 0;
 372         ah->config.analog_shiftreg = 1;
 373         ah->config.ofdm_trig_low = 200;
 374         ah->config.ofdm_trig_high = 500;
 375         ah->config.cck_trig_high = 200;
 376         ah->config.cck_trig_low = 100;
 377
 378         /*
 379          * For now ANI is disabled for AR9003, it is still
 380          * being tested.
 381          */
 382         if (!AR_SREV_9300_20_OR_LATER(ah))
 383                 ah->config.enable_ani = 1;
 384
 385         for (i = 0; i < AR_EEPROM_MODAL_SPURS; i++) {
 386                 ah->config.spurchans[i][0] = AR_NO_SPUR;
 387                 ah->config.spurchans[i][1] = AR_NO_SPUR;
 388         }
 389
 390         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
 391                 ah->config.ht_enable = 1;
 392         else
 393                 ah->config.ht_enable = 0;
 394
 395         ah->config.rx_intr_mitigation = true;
 396
 397         /*
 398          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
 399          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
 400          * This means we use it for all AR5416 devices, and the few
 401          * minor PCI AR9280 devices out there.
 402          *
 403          * Serialization is required because these devices do not handle
 404          * well the case of two concurrent reads/writes due to the latency
 405          * involved. During one read/write another read/write can be issued
 406          * on another CPU while the previous read/write may still be working
 407          * on our hardware, if we hit this case the hardware poops in a loop.
 408          * We prevent this by serializing reads and writes.
 409          *
 410          * This issue is not present on PCI-Express devices or pre-AR5416
 411          * devices (legacy, 802.11abg).
 412          */
 413         if (num_possible_cpus() > 1)
 414                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
 415 }
 416
 417 static void ath9k_hw_init_defaults(struct ath_hw *ah)
 418 {
 419         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
 420
 421         regulatory->country_code = CTRY_DEFAULT;
 422         regulatory->power_limit = MAX_RATE_POWER;
 423         regulatory->tp_scale = ATH9K_TP_SCALE_MAX;
 424
 425         ah->hw_version.magic = AR5416_MAGIC;
 426         ah->hw_version.subvendorid = 0;
 427
 428         ah->ah_flags = 0;
 429         if (!AR_SREV_9100(ah))
 430                 ah->ah_flags = AH_USE_EEPROM;
 431
 432         ah->atim_window = 0;
 433         ah->sta_id1_defaults = AR_STA_ID1_CRPT_MIC_ENABLE;
 434         ah->beacon_interval = 100;
 435         ah->enable_32kHz_clock = DONT_USE_32KHZ;
 436         ah->slottime = (u32) -1;
 437         ah->globaltxtimeout = (u32) -1;
 438         ah->power_mode = ATH9K_PM_UNDEFINED;
 439 }
 440
 441 static int ath9k_hw_rf_claim(struct ath_hw *ah)
 442 {
 443         u32 val;
 444
 445         REG_WRITE(ah, AR_PHY(0), 0x00000007);
 446
 447         val = ath9k_hw_get_radiorev(ah);
 448         switch (val & AR_RADIO_SREV_MAJOR) {
 449         case 0:
 450                 val = AR_RAD5133_SREV_MAJOR;
 451                 break;
 452         case AR_RAD5133_SREV_MAJOR:
 453         case AR_RAD5122_SREV_MAJOR:
 454         case AR_RAD2133_SREV_MAJOR:
 455         case AR_RAD2122_SREV_MAJOR:
 456                 break;
 457         default:
 458                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
 459                           "Radio Chip Rev 0x%02X not supported\n",
 460                           val & AR_RADIO_SREV_MAJOR);
 461                 return -EOPNOTSUPP;
 462         }
 463
 464         ah->hw_version.analog5GhzRev = val;
 465
 466         return 0;
 467 }
 468
 469 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
 470 {
 471         struct ath_common *common = ath9k_hw_common(ah);
 472         u32 sum;
 473         int i;
 474         u16 eeval;
 475
 476         sum = 0;
 477         for (i = 0; i < 3; i++) {
 478                 eeval = ah->eep_ops->get_eeprom(ah, AR_EEPROM_MAC(i));
 479                 sum += eeval;
 480                 common->macaddr[2 * i] = eeval >> 8;
 481                 common->macaddr[2 * i + 1] = eeval & 0xff;
 482         }
 483         if (sum == 0 || sum == 0xffff * 3)
 484                 return -EADDRNOTAVAIL;
 485
 486         return 0;
 487 }
 488
 489 static int ath9k_hw_post_init(struct ath_hw *ah)
 490 {
 491         int ecode;
 492
 493         if (!AR_SREV_9271(ah)) {
 494                 if (!ath9k_hw_chip_test(ah))
 495                         return -ENODEV;
 496         }
 497
 498         ecode = ath9k_hw_rf_claim(ah);
 499         if (ecode != 0)
 500                 return ecode;
 501
 502         ecode = ath9k_hw_eeprom_init(ah);
 503         if (ecode != 0)
 504                 return ecode;
 505
 506         ath_print(ath9k_hw_common(ah), ATH_DBG_CONFIG,
 507                   "Eeprom VER: %d, REV: %d\n",
 508                   ah->eep_ops->get_eeprom_ver(ah),
 509                   ah->eep_ops->get_eeprom_rev(ah));
 510
 511         ecode = ath9k_hw_rf_alloc_ext_banks(ah);
 512         if (ecode) {
 513                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
 514                           "Failed allocating banks for "
 515                           "external radio\n");
 516                 return ecode;
 517         }
 518
 519         if (!AR_SREV_9100(ah)) {
 520                 ath9k_hw_ani_setup(ah);
 521                 ath9k_hw_ani_init(ah);
 522         }
 523
 524         return 0;
 525 }
 526
 527 static void ath9k_hw_init_eeprom_fix(struct ath_hw *ah)
 528 {
 529         struct base_eep_header *pBase = &(ah->eeprom.def.baseEepHeader);
 530         struct ath_common *common = ath9k_hw_common(ah);
 531
 532         ah->need_an_top2_fixup = (ah->hw_version.devid == AR9280_DEVID_PCI) &&
 533                                  !AR_SREV_9285(ah) && !AR_SREV_9271(ah) &&
 534                                  ((pBase->version & 0xff) > 0x0a) &&
 535                                  (pBase->pwdclkind == 0);
 536
 537         if (ah->need_an_top2_fixup)
 538                 ath_print(common, ATH_DBG_EEPROM,
 539                           "needs fixup for AR_AN_TOP2 register\n");
 540 }
 541
 542 static void ath9k_hw_attach_ops(struct ath_hw *ah)
 543 {
 544         if (AR_SREV_9300_20_OR_LATER(ah))
 545                 ar9003_hw_attach_ops(ah);
 546         else
 547                 ar9002_hw_attach_ops(ah);
 548 }
 549
 550 /* Called for all hardware families */
 551 static int __ath9k_hw_init(struct ath_hw *ah)
 552 {
 553         struct ath_common *common = ath9k_hw_common(ah);
 554         int r = 0;
 555
 556         if (ah->hw_version.devid == AR5416_AR9100_DEVID)
 557                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
 558
 559         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
 560                 ath_print(common, ATH_DBG_FATAL,
 561                           "Couldn't reset chip\n");
 562                 return -EIO;
 563         }
 564
 565         ath9k_hw_init_defaults(ah);
 566         ath9k_hw_init_config(ah);
 567
 568         ath9k_hw_attach_ops(ah);
 569
 570         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
 571                 ath_print(common, ATH_DBG_FATAL, "Couldn't wakeup chip\n");
 572                 return -EIO;
 573         }
 574
 575         if (ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
 576                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
 577                     (AR_SREV_9280(ah) && !ah->is_pciexpress)) {
 578                         ah->config.serialize_regmode =
 579                                 SER_REG_MODE_ON;
 580                 } else {
 581                         ah->config.serialize_regmode =
 582                                 SER_REG_MODE_OFF;
 583                 }
 584         }
 585
 586         ath_print(common, ATH_DBG_RESET, "serialize_regmode is %d\n",
 587                 ah->config.serialize_regmode);
 588
 589         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 590                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
 591         else
 592                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
 593
 594         if (!ath9k_hw_macversion_supported(ah)) {
 595                 ath_print(common, ATH_DBG_FATAL,
 596                           "Mac Chip Rev 0x%02x.%x is not supported by "
 597                           "this driver\n", ah->hw_version.macVersion,
 598                           ah->hw_version.macRev);
 599                 return -EOPNOTSUPP;
 600         }
 601
 602         if (AR_SREV_9271(ah) || AR_SREV_9100(ah))
 603                 ah->is_pciexpress = false;
 604
 605         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
 606         ath9k_hw_init_cal_settings(ah);
 607
 608         ah->ani_function = ATH9K_ANI_ALL;
 609         if (AR_SREV_9280_10_OR_LATER(ah) && !AR_SREV_9300_20_OR_LATER(ah))
 610                 ah->ani_function &= ~ATH9K_ANI_NOISE_IMMUNITY_LEVEL;
 611
 612         ath9k_hw_init_mode_regs(ah);
 613
 614         if (ah->is_pciexpress)
 615                 ath9k_hw_configpcipowersave(ah, 0, 0);
 616         else
 617                 ath9k_hw_disablepcie(ah);
 618
 619         if (!AR_SREV_9300_20_OR_LATER(ah))
 620                 ar9002_hw_cck_chan14_spread(ah);
 621
 622         r = ath9k_hw_post_init(ah);
 623         if (r)
 624                 return r;
 625
 626         ath9k_hw_init_mode_gain_regs(ah);
 627         r = ath9k_hw_fill_cap_info(ah);
 628         if (r)
 629                 return r;
 630
 631         ath9k_hw_init_eeprom_fix(ah);
 632
 633         r = ath9k_hw_init_macaddr(ah);
 634         if (r) {
 635                 ath_print(common, ATH_DBG_FATAL,
 636                           "Failed to initialize MAC address\n");
 637                 return r;
 638         }
 639
 640         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 641                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
 642         else
 643                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
 644
 645         if (AR_SREV_9300_20_OR_LATER(ah))
 646                 ar9003_hw_set_nf_limits(ah);
 647
 648         ath9k_init_nfcal_hist_buffer(ah);
 649
 650         common->state = ATH_HW_INITIALIZED;
 651
 652         return 0;
 653 }
 654
 655 int ath9k_hw_init(struct ath_hw *ah)
 656 {
 657         int ret;
 658         struct ath_common *common = ath9k_hw_common(ah);
 659
 660         /* These are all the AR5008/AR9001/AR9002 hardware family of chipsets */
 661         switch (ah->hw_version.devid) {
 662         case AR5416_DEVID_PCI:
 663         case AR5416_DEVID_PCIE:
 664         case AR5416_AR9100_DEVID:
 665         case AR9160_DEVID_PCI:
 666         case AR9280_DEVID_PCI:
 667         case AR9280_DEVID_PCIE:
 668         case AR9285_DEVID_PCIE:
 669         case AR9287_DEVID_PCI:
 670         case AR9287_DEVID_PCIE:
 671         case AR2427_DEVID_PCIE:
 672         case AR9300_DEVID_PCIE:
 673                 break;
 674         default:
 675                 if (common->bus_ops->ath_bus_type == ATH_USB)
 676                         break;
 677                 ath_print(common, ATH_DBG_FATAL,
 678                           "Hardware device ID 0x%04x not supported\n",
 679                           ah->hw_version.devid);
 680                 return -EOPNOTSUPP;
 681         }
 682
 683         ret = __ath9k_hw_init(ah);
 684         if (ret) {
 685                 ath_print(common, ATH_DBG_FATAL,
 686                           "Unable to initialize hardware; "
 687                           "initialization status: %d\n", ret);
 688                 return ret;
 689         }
 690
 691         return 0;
 692 }
 693 EXPORT_SYMBOL(ath9k_hw_init);
 694
 695 static void ath9k_hw_init_qos(struct ath_hw *ah)
 696 {
 697         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
 698         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
 699
 700         REG_WRITE(ah, AR_QOS_NO_ACK,
 701                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
 702                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
 703                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
 704
 705         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 706         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 707         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 708         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 709         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 710 }
 711
 712 static void ath9k_hw_init_pll(struct ath_hw *ah,
 713                               struct ath9k_channel *chan)
 714 {
 715         u32 pll = ath9k_hw_compute_pll_control(ah, chan);
 716
 717         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
 718
 719         /* Switch the core clock for ar9271 to 117Mhz */
 720         if (AR_SREV_9271(ah)) {
 721                 udelay(500);
 722                 REG_WRITE(ah, 0x50040, 0x304);
 723         }
 724
 725         udelay(RTC_PLL_SETTLE_DELAY);
 726
 727         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
 728 }
 729
 730 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
 731                                           enum nl80211_iftype opmode)
 732 {
 733         u32 imr_reg = AR_IMR_TXERR |
 734                 AR_IMR_TXURN |
 735                 AR_IMR_RXERR |
 736                 AR_IMR_RXORN |
 737                 AR_IMR_BCNMISC;
 738
 739         if (ah->config.rx_intr_mitigation)
 740                 imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 741         else
 742                 imr_reg |= AR_IMR_RXOK;
 743
 744         imr_reg |= AR_IMR_TXOK;
 745
 746         if (opmode == NL80211_IFTYPE_AP)
 747                 imr_reg |= AR_IMR_MIB;
 748
 749         REG_WRITE(ah, AR_IMR, imr_reg);
 750         ah->imrs2_reg |= AR_IMR_S2_GTT;
 751         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 752
 753         if (!AR_SREV_9100(ah)) {
 754                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
 755                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, AR_INTR_SYNC_DEFAULT);
 756                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
 757         }
 758 }
 759
 760 static void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
 761 {
 762         u32 val = ath9k_hw_mac_to_clks(ah, us);
 763         val = min(val, (u32) 0xFFFF);
 764         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
 765 }
 766
 767 static void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
 768 {
 769         u32 val = ath9k_hw_mac_to_clks(ah, us);
 770         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
 771         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
 772 }
 773
 774 static void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
 775 {
 776         u32 val = ath9k_hw_mac_to_clks(ah, us);
 777         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
 778         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
 779 }
 780
 781 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
 782 {
 783         if (tu > 0xFFFF) {
 784                 ath_print(ath9k_hw_common(ah), ATH_DBG_XMIT,
 785                           "bad global tx timeout %u\n", tu);
 786                 ah->globaltxtimeout = (u32) -1;
 787                 return false;
 788         } else {
 789                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
 790                 ah->globaltxtimeout = tu;
 791                 return true;
 792         }
 793 }
 794
 795 void ath9k_hw_init_global_settings(struct ath_hw *ah)
 796 {
 797         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
 798         int acktimeout;
 799         int slottime;
 800         int sifstime;
 801
 802         ath_print(ath9k_hw_common(ah), ATH_DBG_RESET, "ah->misc_mode 0x%x\n",
 803                   ah->misc_mode);
 804
 805         if (ah->misc_mode != 0)
 806                 REG_WRITE(ah, AR_PCU_MISC,
 807                           REG_READ(ah, AR_PCU_MISC) | ah->misc_mode);
 808
 809         if (conf->channel && conf->channel->band == IEEE80211_BAND_5GHZ)
 810                 sifstime = 16;
 811         else
 812                 sifstime = 10;
 813
 814         /* As defined by IEEE 802.11-2007 17.3.8.6 */
 815         slottime = ah->slottime + 3 * ah->coverage_class;
 816         acktimeout = slottime + sifstime;
 817
 818         /*
 819          * Workaround for early ACK timeouts, add an offset to match the
 820          * initval's 64us ack timeout value.
 821          * This was initially only meant to work around an issue with delayed
 822          * BA frames in some implementations, but it has been found to fix ACK
 823          * timeout issues in other cases as well.
 824          */
 825         if (conf->channel && conf->channel->band == IEEE80211_BAND_2GHZ)
 826                 acktimeout += 64 - sifstime - ah->slottime;
 827
 828         ath9k_hw_setslottime(ah, slottime);
 829         ath9k_hw_set_ack_timeout(ah, acktimeout);
 830         ath9k_hw_set_cts_timeout(ah, acktimeout);
 831         if (ah->globaltxtimeout != (u32) -1)
 832                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
 833 }
 834 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
 835
 836 void ath9k_hw_deinit(struct ath_hw *ah)
 837 {
 838         struct ath_common *common = ath9k_hw_common(ah);
 839
 840         if (common->state < ATH_HW_INITIALIZED)
 841                 goto free_hw;
 842
 843         if (!AR_SREV_9100(ah))
 844                 ath9k_hw_ani_disable(ah);
 845
 846         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
 847
 848 free_hw:
 849         ath9k_hw_rf_free_ext_banks(ah);
 850 }
 851 EXPORT_SYMBOL(ath9k_hw_deinit);
 852
 853 /*******/
 854 /* INI */
 855 /*******/
 856
 857 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
 858 {
 859         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
 860
 861         if (IS_CHAN_B(chan))
 862                 ctl |= CTL_11B;
 863         else if (IS_CHAN_G(chan))
 864                 ctl |= CTL_11G;
 865         else
 866                 ctl |= CTL_11A;
 867
 868         return ctl;
 869 }
 870
 871 /****************************************/
 872 /* Reset and Channel Switching Routines */
 873 /****************************************/
 874
 875 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
 876 {
 877         u32 regval;
 878
 879         /*
 880          * set AHB_MODE not to do cacheline prefetches
 881         */
 882         regval = REG_READ(ah, AR_AHB_MODE);
 883         REG_WRITE(ah, AR_AHB_MODE, regval | AR_AHB_PREFETCH_RD_EN);
 884
 885         /*
 886          * let mac dma reads be in 128 byte chunks
 887          */
 888         regval = REG_READ(ah, AR_TXCFG) & ~AR_TXCFG_DMASZ_MASK;
 889         REG_WRITE(ah, AR_TXCFG, regval | AR_TXCFG_DMASZ_128B);
 890
 891         /*
 892          * Restore TX Trigger Level to its pre-reset value.
 893          * The initial value depends on whether aggregation is enabled, and is
 894          * adjusted whenever underruns are detected.
 895          */
 896         REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
 897
 898         /*
 899          * let mac dma writes be in 128 byte chunks
 900          */
 901         regval = REG_READ(ah, AR_RXCFG) & ~AR_RXCFG_DMASZ_MASK;
 902         REG_WRITE(ah, AR_RXCFG, regval | AR_RXCFG_DMASZ_128B);
 903
 904         /*
 905          * Setup receive FIFO threshold to hold off TX activities
 906          */
 907         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
 908
 909         /*
 910          * reduce the number of usable entries in PCU TXBUF to avoid
 911          * wrap around issues.
 912          */
 913         if (AR_SREV_9285(ah)) {
 914                 /* For AR9285 the number of Fifos are reduced to half.
 915                  * So set the usable tx buf size also to half to
 916                  * avoid data/delimiter underruns
 917                  */
 918                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
 919                           AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE);
 920         } else if (!AR_SREV_9271(ah)) {
 921                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
 922                           AR_PCU_TXBUF_CTRL_USABLE_SIZE);
 923         }
 924 }
 925
 926 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
 927 {
 928         u32 val;
 929
 930         val = REG_READ(ah, AR_STA_ID1);
 931         val &= ~(AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC);
 932         switch (opmode) {
 933         case NL80211_IFTYPE_AP:
 934                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_STA_AP
 935                           | AR_STA_ID1_KSRCH_MODE);
 936                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
 937                 break;
 938         case NL80211_IFTYPE_ADHOC:
 939         case NL80211_IFTYPE_MESH_POINT:
 940                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_ADHOC
 941                           | AR_STA_ID1_KSRCH_MODE);
 942                 REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
 943                 break;
 944         case NL80211_IFTYPE_STATION:
 945         case NL80211_IFTYPE_MONITOR:
 946                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_KSRCH_MODE);
 947                 break;
 948         }
 949 }
 950
 951 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
 952                                    u32 *coef_mantissa, u32 *coef_exponent)
 953 {
 954         u32 coef_exp, coef_man;
 955
 956         for (coef_exp = 31; coef_exp > 0; coef_exp--)
 957                 if ((coef_scaled >> coef_exp) & 0x1)
 958                         break;
 959
 960         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
 961
 962         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
 963
 964         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
 965         *coef_exponent = coef_exp - 16;
 966 }
 967
 968 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
 969 {
 970         u32 rst_flags;
 971         u32 tmpReg;
 972
 973         if (AR_SREV_9100(ah)) {
 974                 u32 val = REG_READ(ah, AR_RTC_DERIVED_CLK);
 975                 val &= ~AR_RTC_DERIVED_CLK_PERIOD;
 976                 val |= SM(1, AR_RTC_DERIVED_CLK_PERIOD);
 977                 REG_WRITE(ah, AR_RTC_DERIVED_CLK, val);
 978                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
 979         }
 980
 981         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
 982                   AR_RTC_FORCE_WAKE_ON_INT);
 983
 984         if (AR_SREV_9100(ah)) {
 985                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
 986                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
 987         } else {
 988                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
 989                 if (tmpReg &
 990                     (AR_INTR_SYNC_LOCAL_TIMEOUT |
 991                      AR_INTR_SYNC_RADM_CPL_TIMEOUT)) {
 992                         u32 val;
 993                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
 994
 995                         val = AR_RC_HOSTIF;
 996                         if (!AR_SREV_9300_20_OR_LATER(ah))
 997                                 val |= AR_RC_AHB;
 998                         REG_WRITE(ah, AR_RC, val);
 999
1000                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
1001                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
1002
1003                 rst_flags = AR_RTC_RC_MAC_WARM;
1004                 if (type == ATH9K_RESET_COLD)
1005                         rst_flags |= AR_RTC_RC_MAC_COLD;
1006         }
1007
1008         REG_WRITE(ah, AR_RTC_RC, rst_flags);
1009         udelay(50);
1010
1011         REG_WRITE(ah, AR_RTC_RC, 0);
1012         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
1013                 ath_print(ath9k_hw_common(ah), ATH_DBG_RESET,
1014                           "RTC stuck in MAC reset\n");
1015                 return false;
1016         }
1017
1018         if (!AR_SREV_9100(ah))
1019                 REG_WRITE(ah, AR_RC, 0);
1020
1021         if (AR_SREV_9100(ah))
1022                 udelay(50);
1023
1024         return true;
1025 }
1026
1027 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1028 {
1029         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1030                   AR_RTC_FORCE_WAKE_ON_INT);
1031
1032         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1033                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
1034
1035         REG_WRITE(ah, AR_RTC_RESET, 0);
1036
1037         if (!AR_SREV_9300_20_OR_LATER(ah))
1038                 udelay(2);
1039
1040         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1041                 REG_WRITE(ah, AR_RC, 0);
1042
1043         REG_WRITE(ah, AR_RTC_RESET, 1);
1044
1045         if (!ath9k_hw_wait(ah,
1046                            AR_RTC_STATUS,
1047                            AR_RTC_STATUS_M,
1048                            AR_RTC_STATUS_ON,
1049                            AH_WAIT_TIMEOUT)) {
1050                 ath_print(ath9k_hw_common(ah), ATH_DBG_RESET,
1051                           "RTC not waking up\n");
1052                 return false;
1053         }
1054
1055         ath9k_hw_read_revisions(ah);
1056
1057         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1058 }
1059
1060 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1061 {
1062         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1063                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1064
1065         switch (type) {
1066         case ATH9K_RESET_POWER_ON:
1067                 return ath9k_hw_set_reset_power_on(ah);
1068         case ATH9K_RESET_WARM:
1069         case ATH9K_RESET_COLD:
1070                 return ath9k_hw_set_reset(ah, type);
1071         default:
1072                 return false;
1073         }
1074 }
1075
1076 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1077                                 struct ath9k_channel *chan)
1078 {
1079         if (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)) {
1080                 if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON))
1081                         return false;
1082         } else if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
1083                 return false;
1084
1085         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1086                 return false;
1087
1088         ah->chip_fullsleep = false;
1089         ath9k_hw_init_pll(ah, chan);
1090         ath9k_hw_set_rfmode(ah, chan);
1091
1092         return true;
1093 }
1094
1095 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1096                                     struct ath9k_channel *chan)
1097 {
1098         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1099         struct ath_common *common = ath9k_hw_common(ah);
1100         struct ieee80211_channel *channel = chan->chan;
1101         u32 qnum;
1102         int r;
1103
1104         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1105                 if (ath9k_hw_numtxpending(ah, qnum)) {
1106                         ath_print(common, ATH_DBG_QUEUE,
1107                                   "Transmit frames pending on "
1108                                   "queue %d\n", qnum);
1109                         return false;
1110                 }
1111         }
1112
1113         if (!ath9k_hw_rfbus_req(ah)) {
1114                 ath_print(common, ATH_DBG_FATAL,
1115                           "Could not kill baseband RX\n");
1116                 return false;
1117         }
1118
1119         ath9k_hw_set_channel_regs(ah, chan);
1120
1121         r = ath9k_hw_rf_set_freq(ah, chan);
1122         if (r) {
1123                 ath_print(common, ATH_DBG_FATAL,
1124                           "Failed to set channel\n");
1125                 return false;
1126         }
1127
1128         ah->eep_ops->set_txpower(ah, chan,
1129                              ath9k_regd_get_ctl(regulatory, chan),
1130                              channel->max_antenna_gain * 2,
1131                              channel->max_power * 2,
1132                              min((u32) MAX_RATE_POWER,
1133                              (u32) regulatory->power_limit));
1134
1135         ath9k_hw_rfbus_done(ah);
1136
1137         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1138                 ath9k_hw_set_delta_slope(ah, chan);
1139
1140         ath9k_hw_spur_mitigate_freq(ah, chan);
1141
1142         if (!chan->oneTimeCalsDone)
1143                 chan->oneTimeCalsDone = true;
1144
1145         return true;
1146 }
1147
1148 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1149                     bool bChannelChange)
1150 {
1151         struct ath_common *common = ath9k_hw_common(ah);
1152         u32 saveLedState;
1153         struct ath9k_channel *curchan = ah->curchan;
1154         u32 saveDefAntenna;
1155         u32 macStaId1;
1156         u64 tsf = 0;
1157         int i, r;
1158
1159         ah->txchainmask = common->tx_chainmask;
1160         ah->rxchainmask = common->rx_chainmask;
1161
1162         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1163                 return -EIO;
1164
1165         if (curchan && !ah->chip_fullsleep)
1166                 ath9k_hw_getnf(ah, curchan);
1167
1168         if (bChannelChange &&
1169             (ah->chip_fullsleep != true) &&
1170             (ah->curchan != NULL) &&
1171             (chan->channel != ah->curchan->channel) &&
1172             ((chan->channelFlags & CHANNEL_ALL) ==
1173              (ah->curchan->channelFlags & CHANNEL_ALL)) &&
1174              !(AR_SREV_9280(ah) || IS_CHAN_A_5MHZ_SPACED(chan) ||
1175              IS_CHAN_A_5MHZ_SPACED(ah->curchan))) {
1176
1177                 if (ath9k_hw_channel_change(ah, chan)) {
1178                         ath9k_hw_loadnf(ah, ah->curchan);
1179                         ath9k_hw_start_nfcal(ah);
1180                         return 0;
1181                 }
1182         }
1183
1184         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1185         if (saveDefAntenna == 0)
1186                 saveDefAntenna = 1;
1187
1188         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1189
1190         /* For chips on which RTC reset is done, save TSF before it gets cleared */
1191         if (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL))
1192                 tsf = ath9k_hw_gettsf64(ah);
1193
1194         saveLedState = REG_READ(ah, AR_CFG_LED) &
1195                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1196                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1197
1198         ath9k_hw_mark_phy_inactive(ah);
1199
1200         /* Only required on the first reset */
1201         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1202                 REG_WRITE(ah,
1203                           AR9271_RESET_POWER_DOWN_CONTROL,
1204                           AR9271_RADIO_RF_RST);
1205                 udelay(50);
1206         }
1207
1208         if (!ath9k_hw_chip_reset(ah, chan)) {
1209                 ath_print(common, ATH_DBG_FATAL, "Chip reset failed\n");
1210                 return -EINVAL;
1211         }
1212
1213         /* Only required on the first reset */
1214         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1215                 ah->htc_reset_init = false;
1216                 REG_WRITE(ah,
1217                           AR9271_RESET_POWER_DOWN_CONTROL,
1218                           AR9271_GATE_MAC_CTL);
1219                 udelay(50);
1220         }
1221
1222         /* Restore TSF */
1223         if (tsf && AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL))
1224                 ath9k_hw_settsf64(ah, tsf);
1225
1226         if (AR_SREV_9280_10_OR_LATER(ah))
1227                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1228
1229         r = ath9k_hw_process_ini(ah, chan);
1230         if (r)
1231                 return r;
1232
1233         /* Setup MFP options for CCMP */
1234         if (AR_SREV_9280_20_OR_LATER(ah)) {
1235                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1236                  * frames when constructing CCMP AAD. */
1237                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1238                               0xc7ff);
1239                 ah->sw_mgmt_crypto = false;
1240         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1241                 /* Disable hardware crypto for management frames */
1242                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1243                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1244                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1245                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1246                 ah->sw_mgmt_crypto = true;
1247         } else
1248                 ah->sw_mgmt_crypto = true;
1249
1250         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1251                 ath9k_hw_set_delta_slope(ah, chan);
1252
1253         ath9k_hw_spur_mitigate_freq(ah, chan);
1254         ah->eep_ops->set_board_values(ah, chan);
1255
1256         REG_WRITE(ah, AR_STA_ID0, get_unaligned_le32(common->macaddr));
1257         REG_WRITE(ah, AR_STA_ID1, get_unaligned_le16(common->macaddr + 4)
1258                   | macStaId1
1259                   | AR_STA_ID1_RTS_USE_DEF
1260                   | (ah->config.
1261                      ack_6mb ? AR_STA_ID1_ACKCTS_6MB : 0)
1262                   | ah->sta_id1_defaults);
1263         ath9k_hw_set_operating_mode(ah, ah->opmode);
1264
1265         ath_hw_setbssidmask(common);
1266
1267         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1268
1269         ath9k_hw_write_associd(ah);
1270
1271         REG_WRITE(ah, AR_ISR, ~0);
1272
1273         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1274
1275         r = ath9k_hw_rf_set_freq(ah, chan);
1276         if (r)
1277                 return r;
1278
1279         for (i = 0; i < AR_NUM_DCU; i++)
1280                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1281
1282         ah->intr_txqs = 0;
1283         for (i = 0; i < ah->caps.total_queues; i++)
1284                 ath9k_hw_resettxqueue(ah, i);
1285
1286         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1287         ath9k_hw_init_qos(ah);
1288
1289         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1290                 ath9k_enable_rfkill(ah);
1291
1292         ath9k_hw_init_global_settings(ah);
1293
1294         if (AR_SREV_9287_12_OR_LATER(ah)) {
1295                 REG_WRITE(ah, AR_D_GBL_IFS_SIFS,
1296                           AR_D_GBL_IFS_SIFS_ASYNC_FIFO_DUR);
1297                 REG_WRITE(ah, AR_D_GBL_IFS_SLOT,
1298                           AR_D_GBL_IFS_SLOT_ASYNC_FIFO_DUR);
1299                 REG_WRITE(ah, AR_D_GBL_IFS_EIFS,
1300                           AR_D_GBL_IFS_EIFS_ASYNC_FIFO_DUR);
1301
1302                 REG_WRITE(ah, AR_TIME_OUT, AR_TIME_OUT_ACK_CTS_ASYNC_FIFO_DUR);
1303                 REG_WRITE(ah, AR_USEC, AR_USEC_ASYNC_FIFO_DUR);
1304
1305                 REG_SET_BIT(ah, AR_MAC_PCU_LOGIC_ANALYZER,
1306                             AR_MAC_PCU_LOGIC_ANALYZER_DISBUG20768);
1307                 REG_RMW_FIELD(ah, AR_AHB_MODE, AR_AHB_CUSTOM_BURST_EN,
1308                               AR_AHB_CUSTOM_BURST_ASYNC_FIFO_VAL);
1309         }
1310         if (AR_SREV_9287_12_OR_LATER(ah)) {
1311                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1312                                 AR_PCU_MISC_MODE2_ENABLE_AGGWEP);
1313         }
1314
1315         REG_WRITE(ah, AR_STA_ID1,
1316                   REG_READ(ah, AR_STA_ID1) | AR_STA_ID1_PRESERVE_SEQNUM);
1317
1318         ath9k_hw_set_dma(ah);
1319
1320         REG_WRITE(ah, AR_OBS, 8);
1321
1322         if (ah->config.rx_intr_mitigation) {
1323                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, 500);
1324                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, 2000);
1325         }
1326
1327         ath9k_hw_init_bb(ah, chan);
1328
1329         if (!ath9k_hw_init_cal(ah, chan))
1330                 return -EIO;
1331
1332         ath9k_hw_restore_chainmask(ah);
1333         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
1334
1335         /*
1336          * For big endian systems turn on swapping for descriptors
1337          */
1338         if (AR_SREV_9100(ah)) {
1339                 u32 mask;
1340                 mask = REG_READ(ah, AR_CFG);
1341                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1342                         ath_print(common, ATH_DBG_RESET,
1343                                 "CFG Byte Swap Set 0x%x\n", mask);
1344                 } else {
1345                         mask =
1346                                 INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1347                         REG_WRITE(ah, AR_CFG, mask);
1348                         ath_print(common, ATH_DBG_RESET,
1349                                 "Setting CFG 0x%x\n", REG_READ(ah, AR_CFG));
1350                 }
1351         } else {
1352                 /* Configure AR9271 target WLAN */
1353                 if (AR_SREV_9271(ah))
1354                         REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1355 #ifdef __BIG_ENDIAN
1356                 else
1357                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1358 #endif
1359         }
1360
1361         if (ah->btcoex_hw.enabled)
1362                 ath9k_hw_btcoex_enable(ah);
1363
1364         return 0;
1365 }
1366 EXPORT_SYMBOL(ath9k_hw_reset);
1367
1368 /************************/
1369 /* Key Cache Management */
1370 /************************/
1371
1372 bool ath9k_hw_keyreset(struct ath_hw *ah, u16 entry)
1373 {
1374         u32 keyType;
1375
1376         if (entry >= ah->caps.keycache_size) {
1377                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
1378                           "keychache entry %u out of range\n", entry);
1379                 return false;
1380         }
1381
1382         keyType = REG_READ(ah, AR_KEYTABLE_TYPE(entry));
1383
1384         REG_WRITE(ah, AR_KEYTABLE_KEY0(entry), 0);
1385         REG_WRITE(ah, AR_KEYTABLE_KEY1(entry), 0);
1386         REG_WRITE(ah, AR_KEYTABLE_KEY2(entry), 0);
1387         REG_WRITE(ah, AR_KEYTABLE_KEY3(entry), 0);
1388         REG_WRITE(ah, AR_KEYTABLE_KEY4(entry), 0);
1389         REG_WRITE(ah, AR_KEYTABLE_TYPE(entry), AR_KEYTABLE_TYPE_CLR);
1390         REG_WRITE(ah, AR_KEYTABLE_MAC0(entry), 0);
1391         REG_WRITE(ah, AR_KEYTABLE_MAC1(entry), 0);
1392
1393         if (keyType == AR_KEYTABLE_TYPE_TKIP && ATH9K_IS_MIC_ENABLED(ah)) {
1394                 u16 micentry = entry + 64;
1395
1396                 REG_WRITE(ah, AR_KEYTABLE_KEY0(micentry), 0);
1397                 REG_WRITE(ah, AR_KEYTABLE_KEY1(micentry), 0);
1398                 REG_WRITE(ah, AR_KEYTABLE_KEY2(micentry), 0);
1399                 REG_WRITE(ah, AR_KEYTABLE_KEY3(micentry), 0);
1400
1401         }
1402
1403         return true;
1404 }
1405 EXPORT_SYMBOL(ath9k_hw_keyreset);
1406
1407 bool ath9k_hw_keysetmac(struct ath_hw *ah, u16 entry, const u8 *mac)
1408 {
1409         u32 macHi, macLo;
1410
1411         if (entry >= ah->caps.keycache_size) {
1412                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
1413                           "keychache entry %u out of range\n", entry);
1414                 return false;
1415         }
1416
1417         if (mac != NULL) {
1418                 macHi = (mac[5] << 8) | mac[4];
1419                 macLo = (mac[3] << 24) |
1420                         (mac[2] << 16) |
1421                         (mac[1] << 8) |
1422                         mac[0];
1423                 macLo >>= 1;
1424                 macLo |= (macHi & 1) << 31;
1425                 macHi >>= 1;
1426         } else {
1427                 macLo = macHi = 0;
1428         }
1429         REG_WRITE(ah, AR_KEYTABLE_MAC0(entry), macLo);
1430         REG_WRITE(ah, AR_KEYTABLE_MAC1(entry), macHi | AR_KEYTABLE_VALID);
1431
1432         return true;
1433 }
1434 EXPORT_SYMBOL(ath9k_hw_keysetmac);
1435
1436 bool ath9k_hw_set_keycache_entry(struct ath_hw *ah, u16 entry,
1437                                  const struct ath9k_keyval *k,
1438                                  const u8 *mac)
1439 {
1440         const struct ath9k_hw_capabilities *pCap = &ah->caps;
1441         struct ath_common *common = ath9k_hw_common(ah);
1442         u32 key0, key1, key2, key3, key4;
1443         u32 keyType;
1444
1445         if (entry >= pCap->keycache_size) {
1446                 ath_print(common, ATH_DBG_FATAL,
1447                           "keycache entry %u out of range\n", entry);
1448                 return false;
1449         }
1450
1451         switch (k->kv_type) {
1452         case ATH9K_CIPHER_AES_OCB:
1453                 keyType = AR_KEYTABLE_TYPE_AES;
1454                 break;
1455         case ATH9K_CIPHER_AES_CCM:
1456                 if (!(pCap->hw_caps & ATH9K_HW_CAP_CIPHER_AESCCM)) {
1457                         ath_print(common, ATH_DBG_ANY,
1458                                   "AES-CCM not supported by mac rev 0x%x\n",
1459                                   ah->hw_version.macRev);
1460                         return false;
1461                 }
1462                 keyType = AR_KEYTABLE_TYPE_CCM;
1463                 break;
1464         case ATH9K_CIPHER_TKIP:
1465                 keyType = AR_KEYTABLE_TYPE_TKIP;
1466                 if (ATH9K_IS_MIC_ENABLED(ah)
1467                     && entry + 64 >= pCap->keycache_size) {
1468                         ath_print(common, ATH_DBG_ANY,
1469                                   "entry %u inappropriate for TKIP\n", entry);
1470                         return false;
1471                 }
1472                 break;
1473         case ATH9K_CIPHER_WEP:
1474                 if (k->kv_len < WLAN_KEY_LEN_WEP40) {
1475                         ath_print(common, ATH_DBG_ANY,
1476                                   "WEP key length %u too small\n", k->kv_len);
1477                         return false;
1478                 }
1479                 if (k->kv_len <= WLAN_KEY_LEN_WEP40)
1480                         keyType = AR_KEYTABLE_TYPE_40;
1481                 else if (k->kv_len <= WLAN_KEY_LEN_WEP104)
1482                         keyType = AR_KEYTABLE_TYPE_104;
1483                 else
1484                         keyType = AR_KEYTABLE_TYPE_128;
1485                 break;
1486         case ATH9K_CIPHER_CLR:
1487                 keyType = AR_KEYTABLE_TYPE_CLR;
1488                 break;
1489         default:
1490                 ath_print(common, ATH_DBG_FATAL,
1491                           "cipher %u not supported\n", k->kv_type);
1492                 return false;
1493         }
1494
1495         key0 = get_unaligned_le32(k->kv_val + 0);
1496         key1 = get_unaligned_le16(k->kv_val + 4);
1497         key2 = get_unaligned_le32(k->kv_val + 6);
1498         key3 = get_unaligned_le16(k->kv_val + 10);
1499         key4 = get_unaligned_le32(k->kv_val + 12);
1500         if (k->kv_len <= WLAN_KEY_LEN_WEP104)
1501                 key4 &= 0xff;
1502
1503         /*
1504          * Note: Key cache registers access special memory area that requires
1505          * two 32-bit writes to actually update the values in the internal
1506          * memory. Consequently, the exact order and pairs used here must be
1507          * maintained.
1508          */
1509
1510         if (keyType == AR_KEYTABLE_TYPE_TKIP && ATH9K_IS_MIC_ENABLED(ah)) {
1511                 u16 micentry = entry + 64;
1512
1513                 /*
1514                  * Write inverted key[47:0] first to avoid Michael MIC errors
1515                  * on frames that could be sent or received at the same time.
1516                  * The correct key will be written in the end once everything
1517                  * else is ready.
1518                  */
1519                 REG_WRITE(ah, AR_KEYTABLE_KEY0(entry), ~key0);
1520                 REG_WRITE(ah, AR_KEYTABLE_KEY1(entry), ~key1);
1521
1522                 /* Write key[95:48] */
1523                 REG_WRITE(ah, AR_KEYTABLE_KEY2(entry), key2);
1524                 REG_WRITE(ah, AR_KEYTABLE_KEY3(entry), key3);
1525
1526                 /* Write key[127:96] and key type */
1527                 REG_WRITE(ah, AR_KEYTABLE_KEY4(entry), key4);
1528                 REG_WRITE(ah, AR_KEYTABLE_TYPE(entry), keyType);
1529
1530                 /* Write MAC address for the entry */
1531                 (void) ath9k_hw_keysetmac(ah, entry, mac);
1532
1533                 if (ah->misc_mode & AR_PCU_MIC_NEW_LOC_ENA) {
1534                         /*
1535                          * TKIP uses two key cache entries:
1536                          * Michael MIC TX/RX keys in the same key cache entry
1537                          * (idx = main index + 64):
1538                          * key0 [31:0] = RX key [31:0]
1539                          * key1 [15:0] = TX key [31:16]
1540                          * key1 [31:16] = reserved
1541                          * key2 [31:0] = RX key [63:32]
1542                          * key3 [15:0] = TX key [15:0]
1543                          * key3 [31:16] = reserved
1544                          * key4 [31:0] = TX key [63:32]
1545                          */
1546                         u32 mic0, mic1, mic2, mic3, mic4;
1547
1548                         mic0 = get_unaligned_le32(k->kv_mic + 0);
1549                         mic2 = get_unaligned_le32(k->kv_mic + 4);
1550                         mic1 = get_unaligned_le16(k->kv_txmic + 2) & 0xffff;
1551                         mic3 = get_unaligned_le16(k->kv_txmic + 0) & 0xffff;
1552                         mic4 = get_unaligned_le32(k->kv_txmic + 4);
1553
1554                         /* Write RX[31:0] and TX[31:16] */
1555                         REG_WRITE(ah, AR_KEYTABLE_KEY0(micentry), mic0);
1556                         REG_WRITE(ah, AR_KEYTABLE_KEY1(micentry), mic1);
1557
1558                         /* Write RX[63:32] and TX[15:0] */
1559                         REG_WRITE(ah, AR_KEYTABLE_KEY2(micentry), mic2);
1560                         REG_WRITE(ah, AR_KEYTABLE_KEY3(micentry), mic3);
1561
1562                         /* Write TX[63:32] and keyType(reserved) */
1563                         REG_WRITE(ah, AR_KEYTABLE_KEY4(micentry), mic4);
1564                         REG_WRITE(ah, AR_KEYTABLE_TYPE(micentry),
1565                                   AR_KEYTABLE_TYPE_CLR);
1566
1567                 } else {
1568                         /*
1569                          * TKIP uses four key cache entries (two for group
1570                          * keys):
1571                          * Michael MIC TX/RX keys are in different key cache
1572                          * entries (idx = main index + 64 for TX and
1573                          * main index + 32 + 96 for RX):
1574                          * key0 [31:0] = TX/RX MIC key [31:0]
1575                          * key1 [31:0] = reserved
1576                          * key2 [31:0] = TX/RX MIC key [63:32]
1577                          * key3 [31:0] = reserved
1578                          * key4 [31:0] = reserved
1579                          *
1580                          * Upper layer code will call this function separately
1581                          * for TX and RX keys when these registers offsets are
1582                          * used.
1583                          */
1584                         u32 mic0, mic2;
1585
1586                         mic0 = get_unaligned_le32(k->kv_mic + 0);
1587                         mic2 = get_unaligned_le32(k->kv_mic + 4);
1588
1589                         /* Write MIC key[31:0] */
1590                         REG_WRITE(ah, AR_KEYTABLE_KEY0(micentry), mic0);
1591                         REG_WRITE(ah, AR_KEYTABLE_KEY1(micentry), 0);
1592
1593                         /* Write MIC key[63:32] */
1594                         REG_WRITE(ah, AR_KEYTABLE_KEY2(micentry), mic2);
1595                         REG_WRITE(ah, AR_KEYTABLE_KEY3(micentry), 0);
1596
1597                         /* Write TX[63:32] and keyType(reserved) */
1598                         REG_WRITE(ah, AR_KEYTABLE_KEY4(micentry), 0);
1599                         REG_WRITE(ah, AR_KEYTABLE_TYPE(micentry),
1600                                   AR_KEYTABLE_TYPE_CLR);
1601                 }
1602
1603                 /* MAC address registers are reserved for the MIC entry */
1604                 REG_WRITE(ah, AR_KEYTABLE_MAC0(micentry), 0);
1605                 REG_WRITE(ah, AR_KEYTABLE_MAC1(micentry), 0);
1606
1607                 /*
1608                  * Write the correct (un-inverted) key[47:0] last to enable
1609                  * TKIP now that all other registers are set with correct
1610                  * values.
1611                  */
1612                 REG_WRITE(ah, AR_KEYTABLE_KEY0(entry), key0);
1613                 REG_WRITE(ah, AR_KEYTABLE_KEY1(entry), key1);
1614         } else {
1615                 /* Write key[47:0] */
1616                 REG_WRITE(ah, AR_KEYTABLE_KEY0(entry), key0);
1617                 REG_WRITE(ah, AR_KEYTABLE_KEY1(entry), key1);
1618
1619                 /* Write key[95:48] */
1620                 REG_WRITE(ah, AR_KEYTABLE_KEY2(entry), key2);
1621                 REG_WRITE(ah, AR_KEYTABLE_KEY3(entry), key3);
1622
1623                 /* Write key[127:96] and key type */
1624                 REG_WRITE(ah, AR_KEYTABLE_KEY4(entry), key4);
1625                 REG_WRITE(ah, AR_KEYTABLE_TYPE(entry), keyType);
1626
1627                 /* Write MAC address for the entry */
1628                 (void) ath9k_hw_keysetmac(ah, entry, mac);
1629         }
1630
1631         return true;
1632 }
1633 EXPORT_SYMBOL(ath9k_hw_set_keycache_entry);
1634
1635 bool ath9k_hw_keyisvalid(struct ath_hw *ah, u16 entry)
1636 {
1637         if (entry < ah->caps.keycache_size) {
1638                 u32 val = REG_READ(ah, AR_KEYTABLE_MAC1(entry));
1639                 if (val & AR_KEYTABLE_VALID)
1640                         return true;
1641         }
1642         return false;
1643 }
1644 EXPORT_SYMBOL(ath9k_hw_keyisvalid);
1645
1646 /******************************/
1647 /* Power Management (Chipset) */
1648 /******************************/
1649
1650 /*
1651  * Notify Power Mgt is disabled in self-generated frames.
1652  * If requested, force chip to sleep.
1653  */
1654 static void ath9k_set_power_sleep(struct ath_hw *ah, int setChip)
1655 {
1656         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1657         if (setChip) {
1658                 /*
1659                  * Clear the RTC force wake bit to allow the
1660                  * mac to go to sleep.
1661                  */
1662                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1663                             AR_RTC_FORCE_WAKE_EN);
1664                 if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1665                         REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
1666
1667                 /* Shutdown chip. Active low */
1668                 if (!AR_SREV_5416(ah) && !AR_SREV_9271(ah))
1669                         REG_CLR_BIT(ah, (AR_RTC_RESET),
1670                                     AR_RTC_RESET_EN);
1671         }
1672 }
1673
1674 /*
1675  * Notify Power Management is enabled in self-generating
1676  * frames. If request, set power mode of chip to
1677  * auto/normal.  Duration in units of 128us (1/8 TU).
1678  */
1679 static void ath9k_set_power_network_sleep(struct ath_hw *ah, int setChip)
1680 {
1681         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1682         if (setChip) {
1683                 struct ath9k_hw_capabilities *pCap = &ah->caps;
1684
1685                 if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
1686                         /* Set WakeOnInterrupt bit; clear ForceWake bit */
1687                         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1688                                   AR_RTC_FORCE_WAKE_ON_INT);
1689                 } else {
1690                         /*
1691                          * Clear the RTC force wake bit to allow the
1692                          * mac to go to sleep.
1693                          */
1694                         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1695                                     AR_RTC_FORCE_WAKE_EN);
1696                 }
1697         }
1698 }
1699
1700 static bool ath9k_hw_set_power_awake(struct ath_hw *ah, int setChip)
1701 {
1702         u32 val;
1703         int i;
1704
1705         if (setChip) {
1706                 if ((REG_READ(ah, AR_RTC_STATUS) &
1707                      AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
1708                         if (ath9k_hw_set_reset_reg(ah,
1709                                            ATH9K_RESET_POWER_ON) != true) {
1710                                 return false;
1711                         }
1712                         if (!AR_SREV_9300_20_OR_LATER(ah))
1713                                 ath9k_hw_init_pll(ah, NULL);
1714                 }
1715                 if (AR_SREV_9100(ah))
1716                         REG_SET_BIT(ah, AR_RTC_RESET,
1717                                     AR_RTC_RESET_EN);
1718
1719                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1720                             AR_RTC_FORCE_WAKE_EN);
1721                 udelay(50);
1722
1723                 for (i = POWER_UP_TIME / 50; i > 0; i--) {
1724                         val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
1725                         if (val == AR_RTC_STATUS_ON)
1726                                 break;
1727                         udelay(50);
1728                         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1729                                     AR_RTC_FORCE_WAKE_EN);
1730                 }
1731                 if (i == 0) {
1732                         ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
1733                                   "Failed to wakeup in %uus\n",
1734                                   POWER_UP_TIME / 20);
1735                         return false;
1736                 }
1737         }
1738
1739         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1740
1741         return true;
1742 }
1743
1744 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
1745 {
1746         struct ath_common *common = ath9k_hw_common(ah);
1747         int status = true, setChip = true;
1748         static const char *modes[] = {
1749                 "AWAKE",
1750                 "FULL-SLEEP",
1751                 "NETWORK SLEEP",
1752                 "UNDEFINED"
1753         };
1754
1755         if (ah->power_mode == mode)
1756                 return status;
1757
1758         ath_print(common, ATH_DBG_RESET, "%s -> %s\n",
1759                   modes[ah->power_mode], modes[mode]);
1760
1761         switch (mode) {
1762         case ATH9K_PM_AWAKE:
1763                 status = ath9k_hw_set_power_awake(ah, setChip);
1764                 break;
1765         case ATH9K_PM_FULL_SLEEP:
1766                 ath9k_set_power_sleep(ah, setChip);
1767                 ah->chip_fullsleep = true;
1768                 break;
1769         case ATH9K_PM_NETWORK_SLEEP:
1770                 ath9k_set_power_network_sleep(ah, setChip);
1771                 break;
1772         default:
1773                 ath_print(common, ATH_DBG_FATAL,
1774                           "Unknown power mode %u\n", mode);
1775                 return false;
1776         }
1777         ah->power_mode = mode;
1778
1779         return status;
1780 }
1781 EXPORT_SYMBOL(ath9k_hw_setpower);
1782
1783 /**********************/
1784 /* Interrupt Handling */
1785 /**********************/
1786
1787 bool ath9k_hw_intrpend(struct ath_hw *ah)
1788 {
1789         u32 host_isr;
1790
1791         if (AR_SREV_9100(ah))
1792                 return true;
1793
1794         host_isr = REG_READ(ah, AR_INTR_ASYNC_CAUSE);
1795         if ((host_isr & AR_INTR_MAC_IRQ) && (host_isr != AR_INTR_SPURIOUS))
1796                 return true;
1797
1798         host_isr = REG_READ(ah, AR_INTR_SYNC_CAUSE);
1799         if ((host_isr & AR_INTR_SYNC_DEFAULT)
1800             && (host_isr != AR_INTR_SPURIOUS))
1801                 return true;
1802
1803         return false;
1804 }
1805 EXPORT_SYMBOL(ath9k_hw_intrpend);
1806
1807 bool ath9k_hw_getisr(struct ath_hw *ah, enum ath9k_int *masked)
1808 {
1809         u32 isr = 0;
1810         u32 mask2 = 0;
1811         struct ath9k_hw_capabilities *pCap = &ah->caps;
1812         u32 sync_cause = 0;
1813         bool fatal_int = false;
1814         struct ath_common *common = ath9k_hw_common(ah);
1815
1816         if (!AR_SREV_9100(ah)) {
1817                 if (REG_READ(ah, AR_INTR_ASYNC_CAUSE) & AR_INTR_MAC_IRQ) {
1818                         if ((REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M)
1819                             == AR_RTC_STATUS_ON) {
1820                                 isr = REG_READ(ah, AR_ISR);
1821                         }
1822                 }
1823
1824                 sync_cause = REG_READ(ah, AR_INTR_SYNC_CAUSE) &
1825                         AR_INTR_SYNC_DEFAULT;
1826
1827                 *masked = 0;
1828
1829                 if (!isr && !sync_cause)
1830                         return false;
1831         } else {
1832                 *masked = 0;
1833                 isr = REG_READ(ah, AR_ISR);
1834         }
1835
1836         if (isr) {
1837                 if (isr & AR_ISR_BCNMISC) {
1838                         u32 isr2;
1839                         isr2 = REG_READ(ah, AR_ISR_S2);
1840                         if (isr2 & AR_ISR_S2_TIM)
1841                                 mask2 |= ATH9K_INT_TIM;
1842                         if (isr2 & AR_ISR_S2_DTIM)
1843                                 mask2 |= ATH9K_INT_DTIM;
1844                         if (isr2 & AR_ISR_S2_DTIMSYNC)
1845                                 mask2 |= ATH9K_INT_DTIMSYNC;
1846                         if (isr2 & (AR_ISR_S2_CABEND))
1847                                 mask2 |= ATH9K_INT_CABEND;
1848                         if (isr2 & AR_ISR_S2_GTT)
1849                                 mask2 |= ATH9K_INT_GTT;
1850                         if (isr2 & AR_ISR_S2_CST)
1851                                 mask2 |= ATH9K_INT_CST;
1852                         if (isr2 & AR_ISR_S2_TSFOOR)
1853                                 mask2 |= ATH9K_INT_TSFOOR;
1854                 }
1855
1856                 isr = REG_READ(ah, AR_ISR_RAC);
1857                 if (isr == 0xffffffff) {
1858                         *masked = 0;
1859                         return false;
1860                 }
1861
1862                 *masked = isr & ATH9K_INT_COMMON;
1863
1864                 if (ah->config.rx_intr_mitigation) {
1865                         if (isr & (AR_ISR_RXMINTR | AR_ISR_RXINTM))
1866                                 *masked |= ATH9K_INT_RX;
1867                 }
1868
1869                 if (isr & (AR_ISR_RXOK | AR_ISR_RXERR))
1870                         *masked |= ATH9K_INT_RX;
1871                 if (isr &
1872                     (AR_ISR_TXOK | AR_ISR_TXDESC | AR_ISR_TXERR |
1873                      AR_ISR_TXEOL)) {
1874                         u32 s0_s, s1_s;
1875
1876                         *masked |= ATH9K_INT_TX;
1877
1878                         s0_s = REG_READ(ah, AR_ISR_S0_S);
1879                         ah->intr_txqs |= MS(s0_s, AR_ISR_S0_QCU_TXOK);
1880                         ah->intr_txqs |= MS(s0_s, AR_ISR_S0_QCU_TXDESC);
1881
1882                         s1_s = REG_READ(ah, AR_ISR_S1_S);
1883                         ah->intr_txqs |= MS(s1_s, AR_ISR_S1_QCU_TXERR);
1884                         ah->intr_txqs |= MS(s1_s, AR_ISR_S1_QCU_TXEOL);
1885                 }
1886
1887                 if (isr & AR_ISR_RXORN) {
1888                         ath_print(common, ATH_DBG_INTERRUPT,
1889                                   "receive FIFO overrun interrupt\n");
1890                 }
1891
1892                 if (!AR_SREV_9100(ah)) {
1893                         if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
1894                                 u32 isr5 = REG_READ(ah, AR_ISR_S5_S);
1895                                 if (isr5 & AR_ISR_S5_TIM_TIMER)
1896                                         *masked |= ATH9K_INT_TIM_TIMER;
1897                         }
1898                 }
1899
1900                 *masked |= mask2;
1901         }
1902
1903         if (AR_SREV_9100(ah))
1904                 return true;
1905
1906         if (isr & AR_ISR_GENTMR) {
1907                 u32 s5_s;
1908
1909                 s5_s = REG_READ(ah, AR_ISR_S5_S);
1910                 if (isr & AR_ISR_GENTMR) {
1911                         ah->intr_gen_timer_trigger =
1912                                 MS(s5_s, AR_ISR_S5_GENTIMER_TRIG);
1913
1914                         ah->intr_gen_timer_thresh =
1915                                 MS(s5_s, AR_ISR_S5_GENTIMER_THRESH);
1916
1917                         if (ah->intr_gen_timer_trigger)
1918                                 *masked |= ATH9K_INT_GENTIMER;
1919
1920                 }
1921         }
1922
1923         if (sync_cause) {
1924                 fatal_int =
1925                         (sync_cause &
1926                          (AR_INTR_SYNC_HOST1_FATAL | AR_INTR_SYNC_HOST1_PERR))
1927                         ? true : false;
1928
1929                 if (fatal_int) {
1930                         if (sync_cause & AR_INTR_SYNC_HOST1_FATAL) {
1931                                 ath_print(common, ATH_DBG_ANY,
1932                                           "received PCI FATAL interrupt\n");
1933                         }
1934                         if (sync_cause & AR_INTR_SYNC_HOST1_PERR) {
1935                                 ath_print(common, ATH_DBG_ANY,
1936                                           "received PCI PERR interrupt\n");
1937                         }
1938                         *masked |= ATH9K_INT_FATAL;
1939                 }
1940                 if (sync_cause & AR_INTR_SYNC_RADM_CPL_TIMEOUT) {
1941                         ath_print(common, ATH_DBG_INTERRUPT,
1942                                   "AR_INTR_SYNC_RADM_CPL_TIMEOUT\n");
1943                         REG_WRITE(ah, AR_RC, AR_RC_HOSTIF);
1944                         REG_WRITE(ah, AR_RC, 0);
1945                         *masked |= ATH9K_INT_FATAL;
1946                 }
1947                 if (sync_cause & AR_INTR_SYNC_LOCAL_TIMEOUT) {
1948                         ath_print(common, ATH_DBG_INTERRUPT,
1949                                   "AR_INTR_SYNC_LOCAL_TIMEOUT\n");
1950                 }
1951
1952                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE_CLR, sync_cause);
1953                 (void) REG_READ(ah, AR_INTR_SYNC_CAUSE_CLR);
1954         }
1955
1956         return true;
1957 }
1958 EXPORT_SYMBOL(ath9k_hw_getisr);
1959
1960 enum ath9k_int ath9k_hw_set_interrupts(struct ath_hw *ah, enum ath9k_int ints)
1961 {
1962         enum ath9k_int omask = ah->imask;
1963         u32 mask, mask2;
1964         struct ath9k_hw_capabilities *pCap = &ah->caps;
1965         struct ath_common *common = ath9k_hw_common(ah);
1966
1967         ath_print(common, ATH_DBG_INTERRUPT, "0x%x => 0x%x\n", omask, ints);
1968
1969         if (omask & ATH9K_INT_GLOBAL) {
1970                 ath_print(common, ATH_DBG_INTERRUPT, "disable IER\n");
1971                 REG_WRITE(ah, AR_IER, AR_IER_DISABLE);
1972                 (void) REG_READ(ah, AR_IER);
1973                 if (!AR_SREV_9100(ah)) {
1974                         REG_WRITE(ah, AR_INTR_ASYNC_ENABLE, 0);
1975                         (void) REG_READ(ah, AR_INTR_ASYNC_ENABLE);
1976
1977                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
1978                         (void) REG_READ(ah, AR_INTR_SYNC_ENABLE);
1979                 }
1980         }
1981
1982         mask = ints & ATH9K_INT_COMMON;
1983         mask2 = 0;
1984
1985         if (ints & ATH9K_INT_TX) {
1986                 if (ah->txok_interrupt_mask)
1987                         mask |= AR_IMR_TXOK;
1988                 if (ah->txdesc_interrupt_mask)
1989                         mask |= AR_IMR_TXDESC;
1990                 if (ah->txerr_interrupt_mask)
1991                         mask |= AR_IMR_TXERR;
1992                 if (ah->txeol_interrupt_mask)
1993                         mask |= AR_IMR_TXEOL;
1994         }
1995         if (ints & ATH9K_INT_RX) {
1996                 mask |= AR_IMR_RXERR;
1997                 if (ah->config.rx_intr_mitigation)
1998                         mask |= AR_IMR_RXMINTR | AR_IMR_RXINTM;
1999                 else
2000                         mask |= AR_IMR_RXOK | AR_IMR_RXDESC;
2001                 if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP))
2002                         mask |= AR_IMR_GENTMR;
2003         }
2004
2005         if (ints & (ATH9K_INT_BMISC)) {
2006                 mask |= AR_IMR_BCNMISC;
2007                 if (ints & ATH9K_INT_TIM)
2008                         mask2 |= AR_IMR_S2_TIM;
2009                 if (ints & ATH9K_INT_DTIM)
2010                         mask2 |= AR_IMR_S2_DTIM;
2011                 if (ints & ATH9K_INT_DTIMSYNC)
2012                         mask2 |= AR_IMR_S2_DTIMSYNC;
2013                 if (ints & ATH9K_INT_CABEND)
2014                         mask2 |= AR_IMR_S2_CABEND;
2015                 if (ints & ATH9K_INT_TSFOOR)
2016                         mask2 |= AR_IMR_S2_TSFOOR;
2017         }
2018
2019         if (ints & (ATH9K_INT_GTT | ATH9K_INT_CST)) {
2020                 mask |= AR_IMR_BCNMISC;
2021                 if (ints & ATH9K_INT_GTT)
2022                         mask2 |= AR_IMR_S2_GTT;
2023                 if (ints & ATH9K_INT_CST)
2024                         mask2 |= AR_IMR_S2_CST;
2025         }
2026
2027         ath_print(common, ATH_DBG_INTERRUPT, "new IMR 0x%x\n", mask);
2028         REG_WRITE(ah, AR_IMR, mask);
2029         ah->imrs2_reg &= ~(AR_IMR_S2_TIM | AR_IMR_S2_DTIM | AR_IMR_S2_DTIMSYNC |
2030                            AR_IMR_S2_CABEND | AR_IMR_S2_CABTO |
2031                            AR_IMR_S2_TSFOOR | AR_IMR_S2_GTT | AR_IMR_S2_CST);
2032         ah->imrs2_reg |= mask2;
2033         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
2034
2035         if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
2036                 if (ints & ATH9K_INT_TIM_TIMER)
2037                         REG_SET_BIT(ah, AR_IMR_S5, AR_IMR_S5_TIM_TIMER);
2038                 else
2039                         REG_CLR_BIT(ah, AR_IMR_S5, AR_IMR_S5_TIM_TIMER);
2040         }
2041
2042         if (ints & ATH9K_INT_GLOBAL) {
2043                 ath_print(common, ATH_DBG_INTERRUPT, "enable IER\n");
2044                 REG_WRITE(ah, AR_IER, AR_IER_ENABLE);
2045                 if (!AR_SREV_9100(ah)) {
2046                         REG_WRITE(ah, AR_INTR_ASYNC_ENABLE,
2047                                   AR_INTR_MAC_IRQ);
2048                         REG_WRITE(ah, AR_INTR_ASYNC_MASK, AR_INTR_MAC_IRQ);
2049
2050
2051                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE,
2052                                   AR_INTR_SYNC_DEFAULT);
2053                         REG_WRITE(ah, AR_INTR_SYNC_MASK,
2054                                   AR_INTR_SYNC_DEFAULT);
2055                 }
2056                 ath_print(common, ATH_DBG_INTERRUPT, "AR_IMR 0x%x IER 0x%x\n",
2057                           REG_READ(ah, AR_IMR), REG_READ(ah, AR_IER));
2058         }
2059
2060         return omask;
2061 }
2062 EXPORT_SYMBOL(ath9k_hw_set_interrupts);
2063
2064 /*******************/
2065 /* Beacon Handling */
2066 /*******************/
2067
2068 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
2069 {
2070         int flags = 0;
2071
2072         ah->beacon_interval = beacon_period;
2073
2074         switch (ah->opmode) {
2075         case NL80211_IFTYPE_STATION:
2076         case NL80211_IFTYPE_MONITOR:
2077                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(next_beacon));
2078                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, 0xffff);
2079                 REG_WRITE(ah, AR_NEXT_SWBA, 0x7ffff);
2080                 flags |= AR_TBTT_TIMER_EN;
2081                 break;
2082         case NL80211_IFTYPE_ADHOC:
2083         case NL80211_IFTYPE_MESH_POINT:
2084                 REG_SET_BIT(ah, AR_TXCFG,
2085                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
2086                 REG_WRITE(ah, AR_NEXT_NDP_TIMER,
2087                           TU_TO_USEC(next_beacon +
2088                                      (ah->atim_window ? ah->
2089                                       atim_window : 1)));
2090                 flags |= AR_NDP_TIMER_EN;
2091         case NL80211_IFTYPE_AP:
2092                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(next_beacon));
2093                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT,
2094                           TU_TO_USEC(next_beacon -
2095                                      ah->config.
2096                                      dma_beacon_response_time));
2097                 REG_WRITE(ah, AR_NEXT_SWBA,
2098                           TU_TO_USEC(next_beacon -
2099                                      ah->config.
2100                                      sw_beacon_response_time));
2101                 flags |=
2102                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
2103                 break;
2104         default:
2105                 ath_print(ath9k_hw_common(ah), ATH_DBG_BEACON,
2106                           "%s: unsupported opmode: %d\n",
2107                           __func__, ah->opmode);
2108                 return;
2109                 break;
2110         }
2111
2112         REG_WRITE(ah, AR_BEACON_PERIOD, TU_TO_USEC(beacon_period));
2113         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, TU_TO_USEC(beacon_period));
2114         REG_WRITE(ah, AR_SWBA_PERIOD, TU_TO_USEC(beacon_period));
2115         REG_WRITE(ah, AR_NDP_PERIOD, TU_TO_USEC(beacon_period));
2116
2117         beacon_period &= ~ATH9K_BEACON_ENA;
2118         if (beacon_period & ATH9K_BEACON_RESET_TSF) {
2119                 ath9k_hw_reset_tsf(ah);
2120         }
2121
2122         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
2123 }
2124 EXPORT_SYMBOL(ath9k_hw_beaconinit);
2125
2126 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
2127                                     const struct ath9k_beacon_state *bs)
2128 {
2129         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
2130         struct ath9k_hw_capabilities *pCap = &ah->caps;
2131         struct ath_common *common = ath9k_hw_common(ah);
2132
2133         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(bs->bs_nexttbtt));
2134
2135         REG_WRITE(ah, AR_BEACON_PERIOD,
2136                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
2137         REG_WRITE(ah, AR_DMA_BEACON_PERIOD,
2138                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
2139
2140         REG_RMW_FIELD(ah, AR_RSSI_THR,
2141                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
2142
2143         beaconintval = bs->bs_intval & ATH9K_BEACON_PERIOD;
2144
2145         if (bs->bs_sleepduration > beaconintval)
2146                 beaconintval = bs->bs_sleepduration;
2147
2148         dtimperiod = bs->bs_dtimperiod;
2149         if (bs->bs_sleepduration > dtimperiod)
2150                 dtimperiod = bs->bs_sleepduration;
2151
2152         if (beaconintval == dtimperiod)
2153                 nextTbtt = bs->bs_nextdtim;
2154         else
2155                 nextTbtt = bs->bs_nexttbtt;
2156
2157         ath_print(common, ATH_DBG_BEACON, "next DTIM %d\n", bs->bs_nextdtim);
2158         ath_print(common, ATH_DBG_BEACON, "next beacon %d\n", nextTbtt);
2159         ath_print(common, ATH_DBG_BEACON, "beacon period %d\n", beaconintval);
2160         ath_print(common, ATH_DBG_BEACON, "DTIM period %d\n", dtimperiod);
2161
2162         REG_WRITE(ah, AR_NEXT_DTIM,
2163                   TU_TO_USEC(bs->bs_nextdtim - SLEEP_SLOP));
2164         REG_WRITE(ah, AR_NEXT_TIM, TU_TO_USEC(nextTbtt - SLEEP_SLOP));
2165
2166         REG_WRITE(ah, AR_SLEEP1,
2167                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
2168                   | AR_SLEEP1_ASSUME_DTIM);
2169
2170         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
2171                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
2172         else
2173                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
2174
2175         REG_WRITE(ah, AR_SLEEP2,
2176                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
2177
2178         REG_WRITE(ah, AR_TIM_PERIOD, TU_TO_USEC(beaconintval));
2179         REG_WRITE(ah, AR_DTIM_PERIOD, TU_TO_USEC(dtimperiod));
2180
2181         REG_SET_BIT(ah, AR_TIMER_MODE,
2182                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
2183                     AR_DTIM_TIMER_EN);
2184
2185         /* TSF Out of Range Threshold */
2186         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
2187 }
2188 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
2189
2190 /*******************/
2191 /* HW Capabilities */
2192 /*******************/
2193
2194 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
2195 {
2196         struct ath9k_hw_capabilities *pCap = &ah->caps;
2197         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2198         struct ath_common *common = ath9k_hw_common(ah);
2199         struct ath_btcoex_hw *btcoex_hw = &ah->btcoex_hw;
2200
2201         u16 capField = 0, eeval;
2202
2203         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
2204         regulatory->current_rd = eeval;
2205
2206         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_1);
2207         if (AR_SREV_9285_10_OR_LATER(ah))
2208                 eeval |= AR9285_RDEXT_DEFAULT;
2209         regulatory->current_rd_ext = eeval;
2210
2211         capField = ah->eep_ops->get_eeprom(ah, EEP_OP_CAP);
2212
2213         if (ah->opmode != NL80211_IFTYPE_AP &&
2214             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
2215                 if (regulatory->current_rd == 0x64 ||
2216                     regulatory->current_rd == 0x65)
2217                         regulatory->current_rd += 5;
2218                 else if (regulatory->current_rd == 0x41)
2219                         regulatory->current_rd = 0x43;
2220                 ath_print(common, ATH_DBG_REGULATORY,
2221                           "regdomain mapped to 0x%x\n", regulatory->current_rd);
2222         }
2223
2224         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
2225         if ((eeval & (AR5416_OPFLAGS_11G | AR5416_OPFLAGS_11A)) == 0) {
2226                 ath_print(common, ATH_DBG_FATAL,
2227                           "no band has been marked as supported in EEPROM.\n");
2228                 return -EINVAL;
2229         }
2230
2231         bitmap_zero(pCap->wireless_modes, ATH9K_MODE_MAX);
2232
2233         if (eeval & AR5416_OPFLAGS_11A) {
2234                 set_bit(ATH9K_MODE_11A, pCap->wireless_modes);
2235                 if (ah->config.ht_enable) {
2236                         if (!(eeval & AR5416_OPFLAGS_N_5G_HT20))
2237                                 set_bit(ATH9K_MODE_11NA_HT20,
2238                                         pCap->wireless_modes);
2239                         if (!(eeval & AR5416_OPFLAGS_N_5G_HT40)) {
2240                                 set_bit(ATH9K_MODE_11NA_HT40PLUS,
2241                                         pCap->wireless_modes);
2242                                 set_bit(ATH9K_MODE_11NA_HT40MINUS,
2243                                         pCap->wireless_modes);
2244                         }
2245                 }
2246         }
2247
2248         if (eeval & AR5416_OPFLAGS_11G) {
2249                 set_bit(ATH9K_MODE_11G, pCap->wireless_modes);
2250                 if (ah->config.ht_enable) {
2251                         if (!(eeval & AR5416_OPFLAGS_N_2G_HT20))
2252                                 set_bit(ATH9K_MODE_11NG_HT20,
2253                                         pCap->wireless_modes);
2254                         if (!(eeval & AR5416_OPFLAGS_N_2G_HT40)) {
2255                                 set_bit(ATH9K_MODE_11NG_HT40PLUS,
2256                                         pCap->wireless_modes);
2257                                 set_bit(ATH9K_MODE_11NG_HT40MINUS,
2258                                         pCap->wireless_modes);
2259                         }
2260                 }
2261         }
2262
2263         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
2264         /*
2265          * For AR9271 we will temporarilly uses the rx chainmax as read from
2266          * the EEPROM.
2267          */
2268         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
2269             !(eeval & AR5416_OPFLAGS_11A) &&
2270             !(AR_SREV_9271(ah)))
2271                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
2272                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
2273         else
2274                 /* Use rx_chainmask from EEPROM. */
2275                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
2276
2277         if (!(AR_SREV_9280(ah) && (ah->hw_version.macRev == 0)))
2278                 ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
2279
2280         pCap->low_2ghz_chan = 2312;
2281         pCap->high_2ghz_chan = 2732;
2282
2283         pCap->low_5ghz_chan = 4920;
2284         pCap->high_5ghz_chan = 6100;
2285
2286         pCap->hw_caps &= ~ATH9K_HW_CAP_CIPHER_CKIP;
2287         pCap->hw_caps |= ATH9K_HW_CAP_CIPHER_TKIP;
2288         pCap->hw_caps |= ATH9K_HW_CAP_CIPHER_AESCCM;
2289
2290         pCap->hw_caps &= ~ATH9K_HW_CAP_MIC_CKIP;
2291         pCap->hw_caps |= ATH9K_HW_CAP_MIC_TKIP;
2292         pCap->hw_caps |= ATH9K_HW_CAP_MIC_AESCCM;
2293
2294         if (ah->config.ht_enable)
2295                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
2296         else
2297                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
2298
2299         pCap->hw_caps |= ATH9K_HW_CAP_GTT;
2300         pCap->hw_caps |= ATH9K_HW_CAP_VEOL;
2301         pCap->hw_caps |= ATH9K_HW_CAP_BSSIDMASK;
2302         pCap->hw_caps &= ~ATH9K_HW_CAP_MCAST_KEYSEARCH;
2303
2304         if (capField & AR_EEPROM_EEPCAP_MAXQCU)
2305                 pCap->total_queues =
2306                         MS(capField, AR_EEPROM_EEPCAP_MAXQCU);
2307         else
2308                 pCap->total_queues = ATH9K_NUM_TX_QUEUES;
2309
2310         if (capField & AR_EEPROM_EEPCAP_KC_ENTRIES)
2311                 pCap->keycache_size =
2312                         1 << MS(capField, AR_EEPROM_EEPCAP_KC_ENTRIES);
2313         else
2314                 pCap->keycache_size = AR_KEYTABLE_SIZE;
2315
2316         pCap->hw_caps |= ATH9K_HW_CAP_FASTCC;
2317
2318         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
2319                 pCap->tx_triglevel_max = MAX_TX_FIFO_THRESHOLD >> 1;
2320         else
2321                 pCap->tx_triglevel_max = MAX_TX_FIFO_THRESHOLD;
2322
2323         if (AR_SREV_9271(ah))
2324                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
2325         else if (AR_SREV_9285_10_OR_LATER(ah))
2326                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
2327         else if (AR_SREV_9280_10_OR_LATER(ah))
2328                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
2329         else
2330                 pCap->num_gpio_pins = AR_NUM_GPIO;
2331
2332         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah)) {
2333                 pCap->hw_caps |= ATH9K_HW_CAP_CST;
2334                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
2335         } else {
2336                 pCap->rts_aggr_limit = (8 * 1024);
2337         }
2338
2339         pCap->hw_caps |= ATH9K_HW_CAP_ENHANCEDPM;
2340
2341 #if defined(CONFIG_RFKILL) || defined(CONFIG_RFKILL_MODULE)
2342         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
2343         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
2344                 ah->rfkill_gpio =
2345                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
2346                 ah->rfkill_polarity =
2347                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
2348
2349                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
2350         }
2351 #endif
2352         if (AR_SREV_9271(ah))
2353                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
2354         else
2355                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
2356
2357         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
2358                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
2359         else
2360                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
2361
2362         if (regulatory->current_rd_ext & (1 << REG_EXT_JAPAN_MIDBAND)) {
2363                 pCap->reg_cap =
2364                         AR_EEPROM_EEREGCAP_EN_KK_NEW_11A |
2365                         AR_EEPROM_EEREGCAP_EN_KK_U1_EVEN |
2366                         AR_EEPROM_EEREGCAP_EN_KK_U2 |
2367                         AR_EEPROM_EEREGCAP_EN_KK_MIDBAND;
2368         } else {
2369                 pCap->reg_cap =
2370                         AR_EEPROM_EEREGCAP_EN_KK_NEW_11A |
2371                         AR_EEPROM_EEREGCAP_EN_KK_U1_EVEN;
2372         }
2373
2374         /* Advertise midband for AR5416 with FCC midband set in eeprom */
2375         if (regulatory->current_rd_ext & (1 << REG_EXT_FCC_MIDBAND) &&
2376             AR_SREV_5416(ah))
2377                 pCap->reg_cap |= AR_EEPROM_EEREGCAP_EN_FCC_MIDBAND;
2378
2379         pCap->num_antcfg_5ghz =
2380                 ah->eep_ops->get_num_ant_config(ah, ATH9K_HAL_FREQ_BAND_5GHZ);
2381         pCap->num_antcfg_2ghz =
2382                 ah->eep_ops->get_num_ant_config(ah, ATH9K_HAL_FREQ_BAND_2GHZ);
2383
2384         if (AR_SREV_9280_10_OR_LATER(ah) &&
2385             ath9k_hw_btcoex_supported(ah)) {
2386                 btcoex_hw->btactive_gpio = ATH_BTACTIVE_GPIO;
2387                 btcoex_hw->wlanactive_gpio = ATH_WLANACTIVE_GPIO;
2388
2389                 if (AR_SREV_9285(ah)) {
2390                         btcoex_hw->scheme = ATH_BTCOEX_CFG_3WIRE;
2391                         btcoex_hw->btpriority_gpio = ATH_BTPRIORITY_GPIO;
2392                 } else {
2393                         btcoex_hw->scheme = ATH_BTCOEX_CFG_2WIRE;
2394                 }
2395         } else {
2396                 btcoex_hw->scheme = ATH_BTCOEX_CFG_NONE;
2397         }
2398
2399         if (AR_SREV_9300_20_OR_LATER(ah)) {
2400                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA;
2401                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
2402                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
2403                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
2404                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
2405         } else {
2406                 pCap->tx_desc_len = sizeof(struct ath_desc);
2407         }
2408
2409         return 0;
2410 }
2411
2412 bool ath9k_hw_getcapability(struct ath_hw *ah, enum ath9k_capability_type type,
2413                             u32 capability, u32 *result)
2414 {
2415         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2416         switch (type) {
2417         case ATH9K_CAP_CIPHER:
2418                 switch (capability) {
2419                 case ATH9K_CIPHER_AES_CCM:
2420                 case ATH9K_CIPHER_AES_OCB:
2421                 case ATH9K_CIPHER_TKIP:
2422                 case ATH9K_CIPHER_WEP:
2423                 case ATH9K_CIPHER_MIC:
2424                 case ATH9K_CIPHER_CLR:
2425                         return true;
2426                 default:
2427                         return false;
2428                 }
2429         case ATH9K_CAP_TKIP_MIC:
2430                 switch (capability) {
2431                 case 0:
2432                         return true;
2433                 case 1:
2434                         return (ah->sta_id1_defaults &
2435                                 AR_STA_ID1_CRPT_MIC_ENABLE) ? true :
2436                         false;
2437                 }
2438         case ATH9K_CAP_TKIP_SPLIT:
2439                 return (ah->misc_mode & AR_PCU_MIC_NEW_LOC_ENA) ?
2440                         false : true;
2441         case ATH9K_CAP_MCAST_KEYSRCH:
2442                 switch (capability) {
2443                 case 0:
2444                         return true;
2445                 case 1:
2446                         if (REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_ADHOC) {
2447                                 return false;
2448                         } else {
2449                                 return (ah->sta_id1_defaults &
2450                                         AR_STA_ID1_MCAST_KSRCH) ? true :
2451                                         false;
2452                         }
2453                 }
2454                 return false;
2455         case ATH9K_CAP_TXPOW:
2456                 switch (capability) {
2457                 case 0:
2458                         return 0;
2459                 case 1:
2460                         *result = regulatory->power_limit;
2461                         return 0;
2462                 case 2:
2463                         *result = regulatory->max_power_level;
2464                         return 0;
2465                 case 3:
2466                         *result = regulatory->tp_scale;
2467                         return 0;
2468                 }
2469                 return false;
2470         case ATH9K_CAP_DS:
2471                 return (AR_SREV_9280_20_OR_LATER(ah) &&
2472                         (ah->eep_ops->get_eeprom(ah, EEP_RC_CHAIN_MASK) == 1))
2473                         ? false : true;
2474         default:
2475                 return false;
2476         }
2477 }
2478 EXPORT_SYMBOL(ath9k_hw_getcapability);
2479
2480 bool ath9k_hw_setcapability(struct ath_hw *ah, enum ath9k_capability_type type,
2481                             u32 capability, u32 setting, int *status)
2482 {
2483         switch (type) {
2484         case ATH9K_CAP_TKIP_MIC:
2485                 if (setting)
2486                         ah->sta_id1_defaults |=
2487                                 AR_STA_ID1_CRPT_MIC_ENABLE;
2488                 else
2489                         ah->sta_id1_defaults &=
2490                                 ~AR_STA_ID1_CRPT_MIC_ENABLE;
2491                 return true;
2492         case ATH9K_CAP_MCAST_KEYSRCH:
2493                 if (setting)
2494                         ah->sta_id1_defaults |= AR_STA_ID1_MCAST_KSRCH;
2495                 else
2496                         ah->sta_id1_defaults &= ~AR_STA_ID1_MCAST_KSRCH;
2497                 return true;
2498         default:
2499                 return false;
2500         }
2501 }
2502 EXPORT_SYMBOL(ath9k_hw_setcapability);
2503
2504 /****************************/
2505 /* GPIO / RFKILL / Antennae */
2506 /****************************/
2507
2508 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
2509                                          u32 gpio, u32 type)
2510 {
2511         int addr;
2512         u32 gpio_shift, tmp;
2513
2514         if (gpio > 11)
2515                 addr = AR_GPIO_OUTPUT_MUX3;
2516         else if (gpio > 5)
2517                 addr = AR_GPIO_OUTPUT_MUX2;
2518         else
2519                 addr = AR_GPIO_OUTPUT_MUX1;
2520
2521         gpio_shift = (gpio % 6) * 5;
2522
2523         if (AR_SREV_9280_20_OR_LATER(ah)
2524             || (addr != AR_GPIO_OUTPUT_MUX1)) {
2525                 REG_RMW(ah, addr, (type << gpio_shift),
2526                         (0x1f << gpio_shift));
2527         } else {
2528                 tmp = REG_READ(ah, addr);
2529                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
2530                 tmp &= ~(0x1f << gpio_shift);
2531                 tmp |= (type << gpio_shift);
2532                 REG_WRITE(ah, addr, tmp);
2533         }
2534 }
2535
2536 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2537 {
2538         u32 gpio_shift;
2539
2540         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2541
2542         gpio_shift = gpio << 1;
2543
2544         REG_RMW(ah,
2545                 AR_GPIO_OE_OUT,
2546                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2547                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2548 }
2549 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2550
2551 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2552 {
2553 #define MS_REG_READ(x, y) \
2554         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2555
2556         if (gpio >= ah->caps.num_gpio_pins)
2557                 return 0xffffffff;
2558
2559         if (AR_SREV_9300_20_OR_LATER(ah))
2560                 return MS_REG_READ(AR9300, gpio) != 0;
2561         else if (AR_SREV_9271(ah))
2562                 return MS_REG_READ(AR9271, gpio) != 0;
2563         else if (AR_SREV_9287_10_OR_LATER(ah))
2564                 return MS_REG_READ(AR9287, gpio) != 0;
2565         else if (AR_SREV_9285_10_OR_LATER(ah))
2566                 return MS_REG_READ(AR9285, gpio) != 0;
2567         else if (AR_SREV_9280_10_OR_LATER(ah))
2568                 return MS_REG_READ(AR928X, gpio) != 0;
2569         else
2570                 return MS_REG_READ(AR, gpio) != 0;
2571 }
2572 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2573
2574 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2575                          u32 ah_signal_type)
2576 {
2577         u32 gpio_shift;
2578
2579         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2580
2581         gpio_shift = 2 * gpio;
2582
2583         REG_RMW(ah,
2584                 AR_GPIO_OE_OUT,
2585                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2586                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2587 }
2588 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2589
2590 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2591 {
2592         if (AR_SREV_9271(ah))
2593                 val = ~val;
2594
2595         REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2596                 AR_GPIO_BIT(gpio));
2597 }
2598 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2599
2600 u32 ath9k_hw_getdefantenna(struct ath_hw *ah)
2601 {
2602         return REG_READ(ah, AR_DEF_ANTENNA) & 0x7;
2603 }
2604 EXPORT_SYMBOL(ath9k_hw_getdefantenna);
2605
2606 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2607 {
2608         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2609 }
2610 EXPORT_SYMBOL(ath9k_hw_setantenna);
2611
2612 /*********************/
2613 /* General Operation */
2614 /*********************/
2615
2616 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2617 {
2618         u32 bits = REG_READ(ah, AR_RX_FILTER);
2619         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2620
2621         if (phybits & AR_PHY_ERR_RADAR)
2622                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2623         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2624                 bits |= ATH9K_RX_FILTER_PHYERR;
2625
2626         return bits;
2627 }
2628 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2629
2630 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2631 {
2632         u32 phybits;
2633
2634         REG_WRITE(ah, AR_RX_FILTER, bits);
2635
2636         phybits = 0;
2637         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2638                 phybits |= AR_PHY_ERR_RADAR;
2639         if (bits & ATH9K_RX_FILTER_PHYERR)
2640                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2641         REG_WRITE(ah, AR_PHY_ERR, phybits);
2642
2643         if (phybits)
2644                 REG_WRITE(ah, AR_RXCFG,
2645                           REG_READ(ah, AR_RXCFG) | AR_RXCFG_ZLFDMA);
2646         else
2647                 REG_WRITE(ah, AR_RXCFG,
2648                           REG_READ(ah, AR_RXCFG) & ~AR_RXCFG_ZLFDMA);
2649 }
2650 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2651
2652 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2653 {
2654         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2655                 return false;
2656
2657         ath9k_hw_init_pll(ah, NULL);
2658         return true;
2659 }
2660 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2661
2662 bool ath9k_hw_disable(struct ath_hw *ah)
2663 {
2664         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2665                 return false;
2666
2667         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2668                 return false;
2669
2670         ath9k_hw_init_pll(ah, NULL);
2671         return true;
2672 }
2673 EXPORT_SYMBOL(ath9k_hw_disable);
2674
2675 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit)
2676 {
2677         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2678         struct ath9k_channel *chan = ah->curchan;
2679         struct ieee80211_channel *channel = chan->chan;
2680
2681         regulatory->power_limit = min(limit, (u32) MAX_RATE_POWER);
2682
2683         ah->eep_ops->set_txpower(ah, chan,
2684                                  ath9k_regd_get_ctl(regulatory, chan),
2685                                  channel->max_antenna_gain * 2,
2686                                  channel->max_power * 2,
2687                                  min((u32) MAX_RATE_POWER,
2688                                  (u32) regulatory->power_limit));
2689 }
2690 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2691
2692 void ath9k_hw_setmac(struct ath_hw *ah, const u8 *mac)
2693 {
2694         memcpy(ath9k_hw_common(ah)->macaddr, mac, ETH_ALEN);
2695 }
2696 EXPORT_SYMBOL(ath9k_hw_setmac);
2697
2698 void ath9k_hw_setopmode(struct ath_hw *ah)
2699 {
2700         ath9k_hw_set_operating_mode(ah, ah->opmode);
2701 }
2702 EXPORT_SYMBOL(ath9k_hw_setopmode);
2703
2704 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2705 {
2706         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2707         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2708 }
2709 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2710
2711 void ath9k_hw_write_associd(struct ath_hw *ah)
2712 {
2713         struct ath_common *common = ath9k_hw_common(ah);
2714
2715         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2716         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2717                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2718 }
2719 EXPORT_SYMBOL(ath9k_hw_write_associd);
2720
2721 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2722 {
2723         u64 tsf;
2724
2725         tsf = REG_READ(ah, AR_TSF_U32);
2726         tsf = (tsf << 32) | REG_READ(ah, AR_TSF_L32);
2727
2728         return tsf;
2729 }
2730 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2731
2732 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2733 {
2734         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2735         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2736 }
2737 EXPORT_SYMBOL(ath9k_hw_settsf64);
2738
2739 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2740 {
2741         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2742                            AH_TSF_WRITE_TIMEOUT))
2743                 ath_print(ath9k_hw_common(ah), ATH_DBG_RESET,
2744                           "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2745
2746         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2747 }
2748 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2749
2750 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, u32 setting)
2751 {
2752         if (setting)
2753                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2754         else
2755                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2756 }
2757 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2758
2759 /*
2760  *  Extend 15-bit time stamp from rx descriptor to
2761  *  a full 64-bit TSF using the current h/w TSF.
2762 */
2763 u64 ath9k_hw_extend_tsf(struct ath_hw *ah, u32 rstamp)
2764 {
2765         u64 tsf;
2766
2767         tsf = ath9k_hw_gettsf64(ah);
2768         if ((tsf & 0x7fff) < rstamp)
2769                 tsf -= 0x8000;
2770         return (tsf & ~0x7fff) | rstamp;
2771 }
2772 EXPORT_SYMBOL(ath9k_hw_extend_tsf);
2773
2774 void ath9k_hw_set11nmac2040(struct ath_hw *ah)
2775 {
2776         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
2777         u32 macmode;
2778
2779         if (conf_is_ht40(conf) && !ah->config.cwm_ignore_extcca)
2780                 macmode = AR_2040_JOINED_RX_CLEAR;
2781         else
2782                 macmode = 0;
2783
2784         REG_WRITE(ah, AR_2040_MODE, macmode);
2785 }
2786
2787 /* HW Generic timers configuration */
2788
2789 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2790 {
2791         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2792         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2793         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2794         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2795         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2796         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2797         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2798         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2799         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2800         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2801                                 AR_NDP2_TIMER_MODE, 0x0002},
2802         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2803                                 AR_NDP2_TIMER_MODE, 0x0004},
2804         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2805                                 AR_NDP2_TIMER_MODE, 0x0008},
2806         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2807                                 AR_NDP2_TIMER_MODE, 0x0010},
2808         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2809                                 AR_NDP2_TIMER_MODE, 0x0020},
2810         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2811                                 AR_NDP2_TIMER_MODE, 0x0040},
2812         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2813                                 AR_NDP2_TIMER_MODE, 0x0080}
2814 };
2815
2816 /* HW generic timer primitives */
2817
2818 /* compute and clear index of rightmost 1 */
2819 static u32 rightmost_index(struct ath_gen_timer_table *timer_table, u32 *mask)
2820 {
2821         u32 b;
2822
2823         b = *mask;
2824         b &= (0-b);
2825         *mask &= ~b;
2826         b *= debruijn32;
2827         b >>= 27;
2828
2829         return timer_table->gen_timer_index[b];
2830 }
2831
2832 u32 ath9k_hw_gettsf32(struct ath_hw *ah)
2833 {
2834         return REG_READ(ah, AR_TSF_L32);
2835 }
2836 EXPORT_SYMBOL(ath9k_hw_gettsf32);
2837
2838 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
2839                                           void (*trigger)(void *),
2840                                           void (*overflow)(void *),
2841                                           void *arg,
2842                                           u8 timer_index)
2843 {
2844         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2845         struct ath_gen_timer *timer;
2846
2847         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
2848
2849         if (timer == NULL) {
2850                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
2851                           "Failed to allocate memory"
2852                           "for hw timer[%d]\n", timer_index);
2853                 return NULL;
2854         }
2855
2856         /* allocate a hardware generic timer slot */
2857         timer_table->timers[timer_index] = timer;
2858         timer->index = timer_index;
2859         timer->trigger = trigger;
2860         timer->overflow = overflow;
2861         timer->arg = arg;
2862
2863         return timer;
2864 }
2865 EXPORT_SYMBOL(ath_gen_timer_alloc);
2866
2867 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
2868                               struct ath_gen_timer *timer,
2869                               u32 timer_next,
2870                               u32 timer_period)
2871 {
2872         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2873         u32 tsf;
2874
2875         BUG_ON(!timer_period);
2876
2877         set_bit(timer->index, &timer_table->timer_mask.timer_bits);
2878
2879         tsf = ath9k_hw_gettsf32(ah);
2880
2881         ath_print(ath9k_hw_common(ah), ATH_DBG_HWTIMER,
2882                   "curent tsf %x period %x"
2883                   "timer_next %x\n", tsf, timer_period, timer_next);
2884
2885         /*
2886          * Pull timer_next forward if the current TSF already passed it
2887          * because of software latency
2888          */
2889         if (timer_next < tsf)
2890                 timer_next = tsf + timer_period;
2891
2892         /*
2893          * Program generic timer registers
2894          */
2895         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
2896                  timer_next);
2897         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
2898                   timer_period);
2899         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2900                     gen_tmr_configuration[timer->index].mode_mask);
2901
2902         /* Enable both trigger and thresh interrupt masks */
2903         REG_SET_BIT(ah, AR_IMR_S5,
2904                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2905                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2906 }
2907 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
2908
2909 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
2910 {
2911         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2912
2913         if ((timer->index < AR_FIRST_NDP_TIMER) ||
2914                 (timer->index >= ATH_MAX_GEN_TIMER)) {
2915                 return;
2916         }
2917
2918         /* Clear generic timer enable bits. */
2919         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2920                         gen_tmr_configuration[timer->index].mode_mask);
2921
2922         /* Disable both trigger and thresh interrupt masks */
2923         REG_CLR_BIT(ah, AR_IMR_S5,
2924                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2925                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2926
2927         clear_bit(timer->index, &timer_table->timer_mask.timer_bits);
2928 }
2929 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
2930
2931 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
2932 {
2933         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2934
2935         /* free the hardware generic timer slot */
2936         timer_table->timers[timer->index] = NULL;
2937         kfree(timer);
2938 }
2939 EXPORT_SYMBOL(ath_gen_timer_free);
2940
2941 /*
2942  * Generic Timer Interrupts handling
2943  */
2944 void ath_gen_timer_isr(struct ath_hw *ah)
2945 {
2946         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2947         struct ath_gen_timer *timer;
2948         struct ath_common *common = ath9k_hw_common(ah);
2949         u32 trigger_mask, thresh_mask, index;
2950
2951         /* get hardware generic timer interrupt status */
2952         trigger_mask = ah->intr_gen_timer_trigger;
2953         thresh_mask = ah->intr_gen_timer_thresh;
2954         trigger_mask &= timer_table->timer_mask.val;
2955         thresh_mask &= timer_table->timer_mask.val;
2956
2957         trigger_mask &= ~thresh_mask;
2958
2959         while (thresh_mask) {
2960                 index = rightmost_index(timer_table, &thresh_mask);
2961                 timer = timer_table->timers[index];
2962                 BUG_ON(!timer);
2963                 ath_print(common, ATH_DBG_HWTIMER,
2964                           "TSF overflow for Gen timer %d\n", index);
2965                 timer->overflow(timer->arg);
2966         }
2967
2968         while (trigger_mask) {
2969                 index = rightmost_index(timer_table, &trigger_mask);
2970                 timer = timer_table->timers[index];
2971                 BUG_ON(!timer);
2972                 ath_print(common, ATH_DBG_HWTIMER,
2973                           "Gen timer[%d] trigger\n", index);
2974                 timer->trigger(timer->arg);
2975         }
2976 }
2977 EXPORT_SYMBOL(ath_gen_timer_isr);
2978
2979 /********/
2980 /* HTC  */
2981 /********/
2982
2983 void ath9k_hw_htc_resetinit(struct ath_hw *ah)
2984 {
2985         ah->htc_reset_init = true;
2986 }
2987 EXPORT_SYMBOL(ath9k_hw_htc_resetinit);
2988
2989 static struct {
2990         u32 version;
2991         const char * name;
2992 } ath_mac_bb_names[] = {
2993         /* Devices with external radios */
2994         { AR_SREV_VERSION_5416_PCI,     "5416" },
2995         { AR_SREV_VERSION_5416_PCIE,    "5418" },
2996         { AR_SREV_VERSION_9100,         "9100" },
2997         { AR_SREV_VERSION_9160,         "9160" },
2998         /* Single-chip solutions */
2999         { AR_SREV_VERSION_9280,         "9280" },
3000         { AR_SREV_VERSION_9285,         "9285" },
3001         { AR_SREV_VERSION_9287,         "9287" },
3002         { AR_SREV_VERSION_9271,         "9271" },
3003 };
3004
3005 /* For devices with external radios */
3006 static struct {
3007         u16 version;
3008         const char * name;
3009 } ath_rf_names[] = {
3010         { 0,                            "5133" },
3011         { AR_RAD5133_SREV_MAJOR,        "5133" },
3012         { AR_RAD5122_SREV_MAJOR,        "5122" },
3013         { AR_RAD2133_SREV_MAJOR,        "2133" },
3014         { AR_RAD2122_SREV_MAJOR,        "2122" }
3015 };
3016
3017 /*
3018  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
3019  */
3020 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
3021 {
3022         int i;
3023
3024         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
3025                 if (ath_mac_bb_names[i].version == mac_bb_version) {
3026                         return ath_mac_bb_names[i].name;
3027                 }
3028         }
3029
3030         return "????";
3031 }
3032
3033 /*
3034  * Return the RF name. "????" is returned if the RF is unknown.
3035  * Used for devices with external radios.
3036  */
3037 static const char *ath9k_hw_rf_name(u16 rf_version)
3038 {
3039         int i;
3040
3041         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
3042                 if (ath_rf_names[i].version == rf_version) {
3043                         return ath_rf_names[i].name;
3044                 }
3045         }
3046
3047         return "????";
3048 }
3049
3050 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
3051 {
3052         int used;
3053
3054         /* chipsets >= AR9280 are single-chip */
3055         if (AR_SREV_9280_10_OR_LATER(ah)) {
3056                 used = snprintf(hw_name, len,
3057                                "Atheros AR%s Rev:%x",
3058                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
3059                                ah->hw_version.macRev);
3060         }
3061         else {
3062                 used = snprintf(hw_name, len,
3063                                "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
3064                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
3065                                ah->hw_version.macRev,
3066                                ath9k_hw_rf_name((ah->hw_version.analog5GhzRev &
3067                                                 AR_RADIO_SREV_MAJOR)),
3068                                ah->hw_version.phyRev);
3069         }
3070
3071         hw_name[used] = '\0';
3072 }
3073 EXPORT_SYMBOL(ath9k_hw_name);