drivers/net/bnx2x.h

   1 /* bnx2x.h: Broadcom Everest network driver.
   2  *
   3  * Copyright (c) 2007-2009 Broadcom Corporation
   4  *
   5  * This program is free software; you can redistribute it and/or modify
   6  * it under the terms of the GNU General Public License as published by
   7  * the Free Software Foundation.
   8  *
   9  * Maintained by: Eilon Greenstein <eilong@broadcom.com>
  10  * Written by: Eliezer Tamir
  11  * Based on code from Michael Chan's bnx2 driver
  12  */
  13
  14 #ifndef BNX2X_H
  15 #define BNX2X_H
  16
  17 /* compilation time flags */
  18
  19 /* define this to make the driver freeze on error to allow getting debug info
  20  * (you will need to reboot afterwards) */
  21 /* #define BNX2X_STOP_ON_ERROR */
  22
  23 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
  24 #define BCM_VLAN                        1
  25 #endif
  26
  27
  28 #define BNX2X_MULTI_QUEUE
  29
  30 #define BNX2X_NEW_NAPI
  31
  32 /* error/debug prints */
  33
  34 #define DRV_MODULE_NAME         "bnx2x"
  35 #define PFX DRV_MODULE_NAME     ": "
  36
  37 /* for messages that are currently off */
  38 #define BNX2X_MSG_OFF                   0
  39 #define BNX2X_MSG_MCP                   0x010000 /* was: NETIF_MSG_HW */
  40 #define BNX2X_MSG_STATS                 0x020000 /* was: NETIF_MSG_TIMER */
  41 #define BNX2X_MSG_NVM                   0x040000 /* was: NETIF_MSG_HW */
  42 #define BNX2X_MSG_DMAE                  0x080000 /* was: NETIF_MSG_HW */
  43 #define BNX2X_MSG_SP                    0x100000 /* was: NETIF_MSG_INTR */
  44 #define BNX2X_MSG_FP                    0x200000 /* was: NETIF_MSG_INTR */
  45
  46 #define DP_LEVEL                        KERN_NOTICE     /* was: KERN_DEBUG */
  47
  48 /* regular debug print */
  49 #define DP(__mask, __fmt, __args...) do { \
  50         if (bp->msglevel & (__mask)) \
  51                 printk(DP_LEVEL "[%s:%d(%s)]" __fmt, __func__, __LINE__, \
  52                         bp->dev ? (bp->dev->name) : "?", ##__args); \
  53         } while (0)
  54
  55 /* errors debug print */
  56 #define BNX2X_DBG_ERR(__fmt, __args...) do { \
  57         if (bp->msglevel & NETIF_MSG_PROBE) \
  58                 printk(KERN_ERR "[%s:%d(%s)]" __fmt, __func__, __LINE__, \
  59                         bp->dev ? (bp->dev->name) : "?", ##__args); \
  60         } while (0)
  61
  62 /* for errors (never masked) */
  63 #define BNX2X_ERR(__fmt, __args...) do { \
  64         printk(KERN_ERR "[%s:%d(%s)]" __fmt, __func__, __LINE__, \
  65                 bp->dev ? (bp->dev->name) : "?", ##__args); \
  66         } while (0)
  67
  68 /* before we have a dev->name use dev_info() */
  69 #define BNX2X_DEV_INFO(__fmt, __args...) do { \
  70         if (bp->msglevel & NETIF_MSG_PROBE) \
  71                 dev_info(&bp->pdev->dev, __fmt, ##__args); \
  72         } while (0)
  73
  74
  75 #ifdef BNX2X_STOP_ON_ERROR
  76 #define bnx2x_panic() do { \
  77                 bp->panic = 1; \
  78                 BNX2X_ERR("driver assert\n"); \
  79                 bnx2x_int_disable(bp); \
  80                 bnx2x_panic_dump(bp); \
  81         } while (0)
  82 #else
  83 #define bnx2x_panic() do { \
  84                 BNX2X_ERR("driver assert\n"); \
  85                 bnx2x_panic_dump(bp); \
  86         } while (0)
  87 #endif
  88
  89
  90 #define U64_LO(x)                       (u32)(((u64)(x)) & 0xffffffff)
  91 #define U64_HI(x)                       (u32)(((u64)(x)) >> 32)
  92 #define HILO_U64(hi, lo)                ((((u64)(hi)) << 32) + (lo))
  93
  94
  95 #define REG_ADDR(bp, offset)            (bp->regview + offset)
  96
  97 #define REG_RD(bp, offset)              readl(REG_ADDR(bp, offset))
  98 #define REG_RD8(bp, offset)             readb(REG_ADDR(bp, offset))
  99 #define REG_RD64(bp, offset)            readq(REG_ADDR(bp, offset))
 100
 101 #define REG_WR(bp, offset, val)         writel((u32)val, REG_ADDR(bp, offset))
 102 #define REG_WR8(bp, offset, val)        writeb((u8)val, REG_ADDR(bp, offset))
 103 #define REG_WR16(bp, offset, val)       writew((u16)val, REG_ADDR(bp, offset))
 104 #define REG_WR32(bp, offset, val)       REG_WR(bp, offset, val)
 105
 106 #define REG_RD_IND(bp, offset)          bnx2x_reg_rd_ind(bp, offset)
 107 #define REG_WR_IND(bp, offset, val)     bnx2x_reg_wr_ind(bp, offset, val)
 108
 109 #define REG_RD_DMAE(bp, offset, valp, len32) \
 110         do { \
 111                 bnx2x_read_dmae(bp, offset, len32);\
 112                 memcpy(valp, bnx2x_sp(bp, wb_data[0]), len32 * 4); \
 113         } while (0)
 114
 115 #define REG_WR_DMAE(bp, offset, valp, len32) \
 116         do { \
 117                 memcpy(bnx2x_sp(bp, wb_data[0]), valp, len32 * 4); \
 118                 bnx2x_write_dmae(bp, bnx2x_sp_mapping(bp, wb_data), \
 119                                  offset, len32); \
 120         } while (0)
 121
 122 #define SHMEM_ADDR(bp, field)           (bp->common.shmem_base + \
 123                                          offsetof(struct shmem_region, field))
 124 #define SHMEM_RD(bp, field)             REG_RD(bp, SHMEM_ADDR(bp, field))
 125 #define SHMEM_WR(bp, field, val)        REG_WR(bp, SHMEM_ADDR(bp, field), val)
 126
 127 #define EMAC_RD(bp, reg)                REG_RD(bp, emac_base + reg)
 128 #define EMAC_WR(bp, reg, val)           REG_WR(bp, emac_base + reg, val)
 129
 130
 131 /* fast path */
 132
 133 struct sw_rx_bd {
 134         struct sk_buff  *skb;
 135         DECLARE_PCI_UNMAP_ADDR(mapping)
 136 };
 137
 138 struct sw_tx_bd {
 139         struct sk_buff  *skb;
 140         u16             first_bd;
 141 };
 142
 143 struct sw_rx_page {
 144         struct page     *page;
 145         DECLARE_PCI_UNMAP_ADDR(mapping)
 146 };
 147
 148
 149 /* MC hsi */
 150 #define BCM_PAGE_SHIFT                  12
 151 #define BCM_PAGE_SIZE                   (1 << BCM_PAGE_SHIFT)
 152 #define BCM_PAGE_MASK                   (~(BCM_PAGE_SIZE - 1))
 153 #define BCM_PAGE_ALIGN(addr)    (((addr) + BCM_PAGE_SIZE - 1) & BCM_PAGE_MASK)
 154
 155 #define PAGES_PER_SGE_SHIFT             0
 156 #define PAGES_PER_SGE                   (1 << PAGES_PER_SGE_SHIFT)
 157 #define SGE_PAGE_SIZE                   PAGE_SIZE
 158 #define SGE_PAGE_SHIFT                  PAGE_SHIFT
 159 #define SGE_PAGE_ALIGN(addr)            PAGE_ALIGN(addr)
 160
 161 /* SGE ring related macros */
 162 #define NUM_RX_SGE_PAGES                2
 163 #define RX_SGE_CNT              (BCM_PAGE_SIZE / sizeof(struct eth_rx_sge))
 164 #define MAX_RX_SGE_CNT                  (RX_SGE_CNT - 2)
 165 /* RX_SGE_CNT is promised to be a power of 2 */
 166 #define RX_SGE_MASK                     (RX_SGE_CNT - 1)
 167 #define NUM_RX_SGE                      (RX_SGE_CNT * NUM_RX_SGE_PAGES)
 168 #define MAX_RX_SGE                      (NUM_RX_SGE - 1)
 169 #define NEXT_SGE_IDX(x)         ((((x) & RX_SGE_MASK) == \
 170                                   (MAX_RX_SGE_CNT - 1)) ? (x) + 3 : (x) + 1)
 171 #define RX_SGE(x)                       ((x) & MAX_RX_SGE)
 172
 173 /* SGE producer mask related macros */
 174 /* Number of bits in one sge_mask array element */
 175 #define RX_SGE_MASK_ELEM_SZ             64
 176 #define RX_SGE_MASK_ELEM_SHIFT          6
 177 #define RX_SGE_MASK_ELEM_MASK           ((u64)RX_SGE_MASK_ELEM_SZ - 1)
 178
 179 /* Creates a bitmask of all ones in less significant bits.
 180    idx - index of the most significant bit in the created mask */
 181 #define RX_SGE_ONES_MASK(idx) \
 182                 (((u64)0x1 << (((idx) & RX_SGE_MASK_ELEM_MASK) + 1)) - 1)
 183 #define RX_SGE_MASK_ELEM_ONE_MASK       ((u64)(~0))
 184
 185 /* Number of u64 elements in SGE mask array */
 186 #define RX_SGE_MASK_LEN                 ((NUM_RX_SGE_PAGES * RX_SGE_CNT) / \
 187                                          RX_SGE_MASK_ELEM_SZ)
 188 #define RX_SGE_MASK_LEN_MASK            (RX_SGE_MASK_LEN - 1)
 189 #define NEXT_SGE_MASK_ELEM(el)          (((el) + 1) & RX_SGE_MASK_LEN_MASK)
 190
 191
 192 struct bnx2x_eth_q_stats {
 193         u32 total_bytes_received_hi;
 194         u32 total_bytes_received_lo;
 195         u32 total_bytes_transmitted_hi;
 196         u32 total_bytes_transmitted_lo;
 197         u32 total_unicast_packets_received_hi;
 198         u32 total_unicast_packets_received_lo;
 199         u32 total_multicast_packets_received_hi;
 200         u32 total_multicast_packets_received_lo;
 201         u32 total_broadcast_packets_received_hi;
 202         u32 total_broadcast_packets_received_lo;
 203         u32 total_unicast_packets_transmitted_hi;
 204         u32 total_unicast_packets_transmitted_lo;
 205         u32 total_multicast_packets_transmitted_hi;
 206         u32 total_multicast_packets_transmitted_lo;
 207         u32 total_broadcast_packets_transmitted_hi;
 208         u32 total_broadcast_packets_transmitted_lo;
 209         u32 valid_bytes_received_hi;
 210         u32 valid_bytes_received_lo;
 211
 212         u32 error_bytes_received_hi;
 213         u32 error_bytes_received_lo;
 214         u32 etherstatsoverrsizepkts_hi;
 215         u32 etherstatsoverrsizepkts_lo;
 216         u32 no_buff_discard_hi;
 217         u32 no_buff_discard_lo;
 218
 219         u32 driver_xoff;
 220         u32 rx_err_discard_pkt;
 221         u32 rx_skb_alloc_failed;
 222         u32 hw_csum_err;
 223 };
 224
 225 #define BNX2X_NUM_Q_STATS               11
 226 #define Q_STATS_OFFSET32(stat_name) \
 227                         (offsetof(struct bnx2x_eth_q_stats, stat_name) / 4)
 228
 229 struct bnx2x_fastpath {
 230
 231         struct napi_struct      napi;
 232
 233         struct host_status_block *status_blk;
 234         dma_addr_t              status_blk_mapping;
 235
 236         struct eth_tx_db_data   *hw_tx_prods;
 237         dma_addr_t              tx_prods_mapping;
 238
 239         struct sw_tx_bd         *tx_buf_ring;
 240
 241         struct eth_tx_bd        *tx_desc_ring;
 242         dma_addr_t              tx_desc_mapping;
 243
 244         struct sw_rx_bd         *rx_buf_ring;   /* BDs mappings ring */
 245         struct sw_rx_page       *rx_page_ring;  /* SGE pages mappings ring */
 246
 247         struct eth_rx_bd        *rx_desc_ring;
 248         dma_addr_t              rx_desc_mapping;
 249
 250         union eth_rx_cqe        *rx_comp_ring;
 251         dma_addr_t              rx_comp_mapping;
 252
 253         /* SGE ring */
 254         struct eth_rx_sge       *rx_sge_ring;
 255         dma_addr_t              rx_sge_mapping;
 256
 257         u64                     sge_mask[RX_SGE_MASK_LEN];
 258
 259         int                     state;
 260 #define BNX2X_FP_STATE_CLOSED           0
 261 #define BNX2X_FP_STATE_IRQ              0x80000
 262 #define BNX2X_FP_STATE_OPENING          0x90000
 263 #define BNX2X_FP_STATE_OPEN             0xa0000
 264 #define BNX2X_FP_STATE_HALTING          0xb0000
 265 #define BNX2X_FP_STATE_HALTED           0xc0000
 266
 267         u8                      index;  /* number in fp array */
 268         u8                      cl_id;  /* eth client id */
 269         u8                      sb_id;  /* status block number in HW */
 270 #define FP_IDX(fp)                      (fp->index)
 271 #define FP_CL_ID(fp)                    (fp->cl_id)
 272 #define BP_CL_ID(bp)                    (bp->fp[0].cl_id)
 273 #define FP_SB_ID(fp)                    (fp->sb_id)
 274 #define CNIC_SB_ID                      0
 275
 276         u16                     tx_pkt_prod;
 277         u16                     tx_pkt_cons;
 278         u16                     tx_bd_prod;
 279         u16                     tx_bd_cons;
 280         u16                     *tx_cons_sb;
 281
 282         u16                     fp_c_idx;
 283         u16                     fp_u_idx;
 284
 285         u16                     rx_bd_prod;
 286         u16                     rx_bd_cons;
 287         u16                     rx_comp_prod;
 288         u16                     rx_comp_cons;
 289         u16                     rx_sge_prod;
 290         /* The last maximal completed SGE */
 291         u16                     last_max_sge;
 292         u16                     *rx_cons_sb;
 293         u16                     *rx_bd_cons_sb;
 294
 295         unsigned long           tx_pkt,
 296                                 rx_pkt,
 297                                 rx_calls;
 298         /* TPA related */
 299         struct sw_rx_bd         tpa_pool[ETH_MAX_AGGREGATION_QUEUES_E1H];
 300         u8                      tpa_state[ETH_MAX_AGGREGATION_QUEUES_E1H];
 301 #define BNX2X_TPA_START                 1
 302 #define BNX2X_TPA_STOP                  2
 303         u8                      disable_tpa;
 304 #ifdef BNX2X_STOP_ON_ERROR
 305         u64                     tpa_queue_used;
 306 #endif
 307
 308         struct tstorm_per_client_stats old_tclient;
 309         struct ustorm_per_client_stats old_uclient;
 310         struct xstorm_per_client_stats old_xclient;
 311         struct bnx2x_eth_q_stats eth_q_stats;
 312
 313         char                    name[IFNAMSIZ];
 314         struct bnx2x            *bp; /* parent */
 315 };
 316
 317 #define bnx2x_fp(bp, nr, var)           (bp->fp[nr].var)
 318
 319 #define BNX2X_HAS_WORK(fp)      (bnx2x_has_rx_work(fp) || bnx2x_has_tx_work(fp))
 320
 321
 322 /* MC hsi */
 323 #define MAX_FETCH_BD                    13      /* HW max BDs per packet */
 324 #define RX_COPY_THRESH                  92
 325
 326 #define NUM_TX_RINGS                    16
 327 #define TX_DESC_CNT             (BCM_PAGE_SIZE / sizeof(struct eth_tx_bd))
 328 #define MAX_TX_DESC_CNT                 (TX_DESC_CNT - 1)
 329 #define NUM_TX_BD                       (TX_DESC_CNT * NUM_TX_RINGS)
 330 #define MAX_TX_BD                       (NUM_TX_BD - 1)
 331 #define MAX_TX_AVAIL                    (MAX_TX_DESC_CNT * NUM_TX_RINGS - 2)
 332 #define NEXT_TX_IDX(x)          ((((x) & MAX_TX_DESC_CNT) == \
 333                                   (MAX_TX_DESC_CNT - 1)) ? (x) + 2 : (x) + 1)
 334 #define TX_BD(x)                        ((x) & MAX_TX_BD)
 335 #define TX_BD_POFF(x)                   ((x) & MAX_TX_DESC_CNT)
 336
 337 /* The RX BD ring is special, each bd is 8 bytes but the last one is 16 */
 338 #define NUM_RX_RINGS                    8
 339 #define RX_DESC_CNT             (BCM_PAGE_SIZE / sizeof(struct eth_rx_bd))
 340 #define MAX_RX_DESC_CNT                 (RX_DESC_CNT - 2)
 341 #define RX_DESC_MASK                    (RX_DESC_CNT - 1)
 342 #define NUM_RX_BD                       (RX_DESC_CNT * NUM_RX_RINGS)
 343 #define MAX_RX_BD                       (NUM_RX_BD - 1)
 344 #define MAX_RX_AVAIL                    (MAX_RX_DESC_CNT * NUM_RX_RINGS - 2)
 345 #define NEXT_RX_IDX(x)          ((((x) & RX_DESC_MASK) == \
 346                                   (MAX_RX_DESC_CNT - 1)) ? (x) + 3 : (x) + 1)
 347 #define RX_BD(x)                        ((x) & MAX_RX_BD)
 348
 349 /* As long as CQE is 4 times bigger than BD entry we have to allocate
 350    4 times more pages for CQ ring in order to keep it balanced with
 351    BD ring */
 352 #define NUM_RCQ_RINGS                   (NUM_RX_RINGS * 4)
 353 #define RCQ_DESC_CNT            (BCM_PAGE_SIZE / sizeof(union eth_rx_cqe))
 354 #define MAX_RCQ_DESC_CNT                (RCQ_DESC_CNT - 1)
 355 #define NUM_RCQ_BD                      (RCQ_DESC_CNT * NUM_RCQ_RINGS)
 356 #define MAX_RCQ_BD                      (NUM_RCQ_BD - 1)
 357 #define MAX_RCQ_AVAIL                   (MAX_RCQ_DESC_CNT * NUM_RCQ_RINGS - 2)
 358 #define NEXT_RCQ_IDX(x)         ((((x) & MAX_RCQ_DESC_CNT) == \
 359                                   (MAX_RCQ_DESC_CNT - 1)) ? (x) + 2 : (x) + 1)
 360 #define RCQ_BD(x)                       ((x) & MAX_RCQ_BD)
 361
 362
 363 /* This is needed for determining of last_max */
 364 #define SUB_S16(a, b)                   (s16)((s16)(a) - (s16)(b))
 365
 366 #define __SGE_MASK_SET_BIT(el, bit) \
 367         do { \
 368                 el = ((el) | ((u64)0x1 << (bit))); \
 369         } while (0)
 370
 371 #define __SGE_MASK_CLEAR_BIT(el, bit) \
 372         do { \
 373                 el = ((el) & (~((u64)0x1 << (bit)))); \
 374         } while (0)
 375
 376 #define SGE_MASK_SET_BIT(fp, idx) \
 377         __SGE_MASK_SET_BIT(fp->sge_mask[(idx) >> RX_SGE_MASK_ELEM_SHIFT], \
 378                            ((idx) & RX_SGE_MASK_ELEM_MASK))
 379
 380 #define SGE_MASK_CLEAR_BIT(fp, idx) \
 381         __SGE_MASK_CLEAR_BIT(fp->sge_mask[(idx) >> RX_SGE_MASK_ELEM_SHIFT], \
 382                              ((idx) & RX_SGE_MASK_ELEM_MASK))
 383
 384
 385 /* used on a CID received from the HW */
 386 #define SW_CID(x)                       (le32_to_cpu(x) & \
 387                                          (COMMON_RAMROD_ETH_RX_CQE_CID >> 7))
 388 #define CQE_CMD(x)                      (le32_to_cpu(x) >> \
 389                                         COMMON_RAMROD_ETH_RX_CQE_CMD_ID_SHIFT)
 390
 391 #define BD_UNMAP_ADDR(bd)               HILO_U64(le32_to_cpu((bd)->addr_hi), \
 392                                                  le32_to_cpu((bd)->addr_lo))
 393 #define BD_UNMAP_LEN(bd)                (le16_to_cpu((bd)->nbytes))
 394
 395
 396 #define DPM_TRIGER_TYPE                 0x40
 397 #define DOORBELL(bp, cid, val) \
 398         do { \
 399                 writel((u32)val, (bp)->doorbells + (BCM_PAGE_SIZE * cid) + \
 400                        DPM_TRIGER_TYPE); \
 401         } while (0)
 402
 403
 404 /* TX CSUM helpers */
 405 #define SKB_CS_OFF(skb)         (offsetof(struct tcphdr, check) - \
 406                                  skb->csum_offset)
 407 #define SKB_CS(skb)             (*(u16 *)(skb_transport_header(skb) + \
 408                                           skb->csum_offset))
 409
 410 #define pbd_tcp_flags(skb)      (ntohl(tcp_flag_word(tcp_hdr(skb)))>>16 & 0xff)
 411
 412 #define XMIT_PLAIN                      0
 413 #define XMIT_CSUM_V4                    0x1
 414 #define XMIT_CSUM_V6                    0x2
 415 #define XMIT_CSUM_TCP                   0x4
 416 #define XMIT_GSO_V4                     0x8
 417 #define XMIT_GSO_V6                     0x10
 418
 419 #define XMIT_CSUM                       (XMIT_CSUM_V4 | XMIT_CSUM_V6)
 420 #define XMIT_GSO                        (XMIT_GSO_V4 | XMIT_GSO_V6)
 421
 422
 423 /* stuff added to make the code fit 80Col */
 424
 425 #define CQE_TYPE(cqe_fp_flags)  ((cqe_fp_flags) & ETH_FAST_PATH_RX_CQE_TYPE)
 426
 427 #define TPA_TYPE_START                  ETH_FAST_PATH_RX_CQE_START_FLG
 428 #define TPA_TYPE_END                    ETH_FAST_PATH_RX_CQE_END_FLG
 429 #define TPA_TYPE(cqe_fp_flags)          ((cqe_fp_flags) & \
 430                                          (TPA_TYPE_START | TPA_TYPE_END))
 431
 432 #define ETH_RX_ERROR_FALGS              ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG
 433
 434 #define BNX2X_IP_CSUM_ERR(cqe) \
 435                         (!((cqe)->fast_path_cqe.status_flags & \
 436                            ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG) && \
 437                          ((cqe)->fast_path_cqe.type_error_flags & \
 438                           ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG))
 439
 440 #define BNX2X_L4_CSUM_ERR(cqe) \
 441                         (!((cqe)->fast_path_cqe.status_flags & \
 442                            ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG) && \
 443                          ((cqe)->fast_path_cqe.type_error_flags & \
 444                           ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG))
 445
 446 #define BNX2X_RX_CSUM_OK(cqe) \
 447                         (!(BNX2X_L4_CSUM_ERR(cqe) || BNX2X_IP_CSUM_ERR(cqe)))
 448
 449 #define BNX2X_RX_SUM_FIX(cqe) \
 450                         ((le16_to_cpu(cqe->fast_path_cqe.pars_flags.flags) & \
 451                           PARSING_FLAGS_OVER_ETHERNET_PROTOCOL) == \
 452                          (1 << PARSING_FLAGS_OVER_ETHERNET_PROTOCOL_SHIFT))
 453
 454
 455 #define FP_USB_FUNC_OFF                 (2 + 2*HC_USTORM_SB_NUM_INDICES)
 456 #define FP_CSB_FUNC_OFF                 (2 + 2*HC_CSTORM_SB_NUM_INDICES)
 457
 458 #define U_SB_ETH_RX_CQ_INDEX            HC_INDEX_U_ETH_RX_CQ_CONS
 459 #define U_SB_ETH_RX_BD_INDEX            HC_INDEX_U_ETH_RX_BD_CONS
 460 #define C_SB_ETH_TX_CQ_INDEX            HC_INDEX_C_ETH_TX_CQ_CONS
 461
 462 #define BNX2X_RX_SB_INDEX \
 463         (&fp->status_blk->u_status_block.index_values[U_SB_ETH_RX_CQ_INDEX])
 464
 465 #define BNX2X_RX_SB_BD_INDEX \
 466         (&fp->status_blk->u_status_block.index_values[U_SB_ETH_RX_BD_INDEX])
 467
 468 #define BNX2X_RX_SB_INDEX_NUM \
 469                 (((U_SB_ETH_RX_CQ_INDEX << \
 470                    USTORM_ETH_ST_CONTEXT_CONFIG_CQE_SB_INDEX_NUMBER_SHIFT) & \
 471                   USTORM_ETH_ST_CONTEXT_CONFIG_CQE_SB_INDEX_NUMBER) | \
 472                  ((U_SB_ETH_RX_BD_INDEX << \
 473                    USTORM_ETH_ST_CONTEXT_CONFIG_BD_SB_INDEX_NUMBER_SHIFT) & \
 474                   USTORM_ETH_ST_CONTEXT_CONFIG_BD_SB_INDEX_NUMBER))
 475
 476 #define BNX2X_TX_SB_INDEX \
 477         (&fp->status_blk->c_status_block.index_values[C_SB_ETH_TX_CQ_INDEX])
 478
 479
 480 /* end of fast path */
 481
 482 /* common */
 483
 484 struct bnx2x_common {
 485
 486         u32                     chip_id;
 487 /* chip num:16-31, rev:12-15, metal:4-11, bond_id:0-3 */
 488 #define CHIP_ID(bp)                     (bp->common.chip_id & 0xfffffff0)
 489
 490 #define CHIP_NUM(bp)                    (bp->common.chip_id >> 16)
 491 #define CHIP_NUM_57710                  0x164e
 492 #define CHIP_NUM_57711                  0x164f
 493 #define CHIP_NUM_57711E                 0x1650
 494 #define CHIP_IS_E1(bp)                  (CHIP_NUM(bp) == CHIP_NUM_57710)
 495 #define CHIP_IS_57711(bp)               (CHIP_NUM(bp) == CHIP_NUM_57711)
 496 #define CHIP_IS_57711E(bp)              (CHIP_NUM(bp) == CHIP_NUM_57711E)
 497 #define CHIP_IS_E1H(bp)                 (CHIP_IS_57711(bp) || \
 498                                          CHIP_IS_57711E(bp))
 499 #define IS_E1H_OFFSET                   CHIP_IS_E1H(bp)
 500
 501 #define CHIP_REV(bp)                    (bp->common.chip_id & 0x0000f000)
 502 #define CHIP_REV_Ax                     0x00000000
 503 /* assume maximum 5 revisions */
 504 #define CHIP_REV_IS_SLOW(bp)            (CHIP_REV(bp) > 0x00005000)
 505 /* Emul versions are A=>0xe, B=>0xc, C=>0xa, D=>8, E=>6 */
 506 #define CHIP_REV_IS_EMUL(bp)            ((CHIP_REV_IS_SLOW(bp)) && \
 507                                          !(CHIP_REV(bp) & 0x00001000))
 508 /* FPGA versions are A=>0xf, B=>0xd, C=>0xb, D=>9, E=>7 */
 509 #define CHIP_REV_IS_FPGA(bp)            ((CHIP_REV_IS_SLOW(bp)) && \
 510                                          (CHIP_REV(bp) & 0x00001000))
 511
 512 #define CHIP_TIME(bp)                   ((CHIP_REV_IS_EMUL(bp)) ? 2000 : \
 513                                         ((CHIP_REV_IS_FPGA(bp)) ? 200 : 1))
 514
 515 #define CHIP_METAL(bp)                  (bp->common.chip_id & 0x00000ff0)
 516 #define CHIP_BOND_ID(bp)                (bp->common.chip_id & 0x0000000f)
 517
 518         int                     flash_size;
 519 #define NVRAM_1MB_SIZE                  0x20000 /* 1M bit in bytes */
 520 #define NVRAM_TIMEOUT_COUNT             30000
 521 #define NVRAM_PAGE_SIZE                 256
 522
 523         u32                     shmem_base;
 524
 525         u32                     hw_config;
 526
 527         u32                     bc_ver;
 528
 529         char                    *name;
 530 };
 531
 532
 533 /* end of common */
 534
 535 /* port */
 536
 537 struct nig_stats {
 538         u32 brb_discard;
 539         u32 brb_packet;
 540         u32 brb_truncate;
 541         u32 flow_ctrl_discard;
 542         u32 flow_ctrl_octets;
 543         u32 flow_ctrl_packet;
 544         u32 mng_discard;
 545         u32 mng_octet_inp;
 546         u32 mng_octet_out;
 547         u32 mng_packet_inp;
 548         u32 mng_packet_out;
 549         u32 pbf_octets;
 550         u32 pbf_packet;
 551         u32 safc_inp;
 552         u32 egress_mac_pkt0_lo;
 553         u32 egress_mac_pkt0_hi;
 554         u32 egress_mac_pkt1_lo;
 555         u32 egress_mac_pkt1_hi;
 556 };
 557
 558 struct bnx2x_port {
 559         u32                     pmf;
 560
 561         u32                     link_config;
 562
 563         u32                     supported;
 564 /* link settings - missing defines */
 565 #define SUPPORTED_2500baseX_Full        (1 << 15)
 566
 567         u32                     advertising;
 568 /* link settings - missing defines */
 569 #define ADVERTISED_2500baseX_Full       (1 << 15)
 570
 571         u32                     phy_addr;
 572
 573         /* used to synchronize phy accesses */
 574         struct mutex            phy_mutex;
 575
 576         u32                     port_stx;
 577
 578         struct nig_stats        old_nig_stats;
 579 };
 580
 581 /* end of port */
 582
 583
 584 enum bnx2x_stats_event {
 585         STATS_EVENT_PMF = 0,
 586         STATS_EVENT_LINK_UP,
 587         STATS_EVENT_UPDATE,
 588         STATS_EVENT_STOP,
 589         STATS_EVENT_MAX
 590 };
 591
 592 enum bnx2x_stats_state {
 593         STATS_STATE_DISABLED = 0,
 594         STATS_STATE_ENABLED,
 595         STATS_STATE_MAX
 596 };
 597
 598 struct bnx2x_eth_stats {
 599         u32 total_bytes_received_hi;
 600         u32 total_bytes_received_lo;
 601         u32 total_bytes_transmitted_hi;
 602         u32 total_bytes_transmitted_lo;
 603         u32 total_unicast_packets_received_hi;
 604         u32 total_unicast_packets_received_lo;
 605         u32 total_multicast_packets_received_hi;
 606         u32 total_multicast_packets_received_lo;
 607         u32 total_broadcast_packets_received_hi;
 608         u32 total_broadcast_packets_received_lo;
 609         u32 total_unicast_packets_transmitted_hi;
 610         u32 total_unicast_packets_transmitted_lo;
 611         u32 total_multicast_packets_transmitted_hi;
 612         u32 total_multicast_packets_transmitted_lo;
 613         u32 total_broadcast_packets_transmitted_hi;
 614         u32 total_broadcast_packets_transmitted_lo;
 615         u32 valid_bytes_received_hi;
 616         u32 valid_bytes_received_lo;
 617
 618         u32 error_bytes_received_hi;
 619         u32 error_bytes_received_lo;
 620         u32 etherstatsoverrsizepkts_hi;
 621         u32 etherstatsoverrsizepkts_lo;
 622         u32 no_buff_discard_hi;
 623         u32 no_buff_discard_lo;
 624
 625         u32 rx_stat_ifhcinbadoctets_hi;
 626         u32 rx_stat_ifhcinbadoctets_lo;
 627         u32 tx_stat_ifhcoutbadoctets_hi;
 628         u32 tx_stat_ifhcoutbadoctets_lo;
 629         u32 rx_stat_dot3statsfcserrors_hi;
 630         u32 rx_stat_dot3statsfcserrors_lo;
 631         u32 rx_stat_dot3statsalignmenterrors_hi;
 632         u32 rx_stat_dot3statsalignmenterrors_lo;
 633         u32 rx_stat_dot3statscarriersenseerrors_hi;
 634         u32 rx_stat_dot3statscarriersenseerrors_lo;
 635         u32 rx_stat_falsecarriererrors_hi;
 636         u32 rx_stat_falsecarriererrors_lo;
 637         u32 rx_stat_etherstatsundersizepkts_hi;
 638         u32 rx_stat_etherstatsundersizepkts_lo;
 639         u32 rx_stat_dot3statsframestoolong_hi;
 640         u32 rx_stat_dot3statsframestoolong_lo;
 641         u32 rx_stat_etherstatsfragments_hi;
 642         u32 rx_stat_etherstatsfragments_lo;
 643         u32 rx_stat_etherstatsjabbers_hi;
 644         u32 rx_stat_etherstatsjabbers_lo;
 645         u32 rx_stat_maccontrolframesreceived_hi;
 646         u32 rx_stat_maccontrolframesreceived_lo;
 647         u32 rx_stat_bmac_xpf_hi;
 648         u32 rx_stat_bmac_xpf_lo;
 649         u32 rx_stat_bmac_xcf_hi;
 650         u32 rx_stat_bmac_xcf_lo;
 651         u32 rx_stat_xoffstateentered_hi;
 652         u32 rx_stat_xoffstateentered_lo;
 653         u32 rx_stat_xonpauseframesreceived_hi;
 654         u32 rx_stat_xonpauseframesreceived_lo;
 655         u32 rx_stat_xoffpauseframesreceived_hi;
 656         u32 rx_stat_xoffpauseframesreceived_lo;
 657         u32 tx_stat_outxonsent_hi;
 658         u32 tx_stat_outxonsent_lo;
 659         u32 tx_stat_outxoffsent_hi;
 660         u32 tx_stat_outxoffsent_lo;
 661         u32 tx_stat_flowcontroldone_hi;
 662         u32 tx_stat_flowcontroldone_lo;
 663         u32 tx_stat_etherstatscollisions_hi;
 664         u32 tx_stat_etherstatscollisions_lo;
 665         u32 tx_stat_dot3statssinglecollisionframes_hi;
 666         u32 tx_stat_dot3statssinglecollisionframes_lo;
 667         u32 tx_stat_dot3statsmultiplecollisionframes_hi;
 668         u32 tx_stat_dot3statsmultiplecollisionframes_lo;
 669         u32 tx_stat_dot3statsdeferredtransmissions_hi;
 670         u32 tx_stat_dot3statsdeferredtransmissions_lo;
 671         u32 tx_stat_dot3statsexcessivecollisions_hi;
 672         u32 tx_stat_dot3statsexcessivecollisions_lo;
 673         u32 tx_stat_dot3statslatecollisions_hi;
 674         u32 tx_stat_dot3statslatecollisions_lo;
 675         u32 tx_stat_etherstatspkts64octets_hi;
 676         u32 tx_stat_etherstatspkts64octets_lo;
 677         u32 tx_stat_etherstatspkts65octetsto127octets_hi;
 678         u32 tx_stat_etherstatspkts65octetsto127octets_lo;
 679         u32 tx_stat_etherstatspkts128octetsto255octets_hi;
 680         u32 tx_stat_etherstatspkts128octetsto255octets_lo;
 681         u32 tx_stat_etherstatspkts256octetsto511octets_hi;
 682         u32 tx_stat_etherstatspkts256octetsto511octets_lo;
 683         u32 tx_stat_etherstatspkts512octetsto1023octets_hi;
 684         u32 tx_stat_etherstatspkts512octetsto1023octets_lo;
 685         u32 tx_stat_etherstatspkts1024octetsto1522octets_hi;
 686         u32 tx_stat_etherstatspkts1024octetsto1522octets_lo;
 687         u32 tx_stat_etherstatspktsover1522octets_hi;
 688         u32 tx_stat_etherstatspktsover1522octets_lo;
 689         u32 tx_stat_bmac_2047_hi;
 690         u32 tx_stat_bmac_2047_lo;
 691         u32 tx_stat_bmac_4095_hi;
 692         u32 tx_stat_bmac_4095_lo;
 693         u32 tx_stat_bmac_9216_hi;
 694         u32 tx_stat_bmac_9216_lo;
 695         u32 tx_stat_bmac_16383_hi;
 696         u32 tx_stat_bmac_16383_lo;
 697         u32 tx_stat_dot3statsinternalmactransmiterrors_hi;
 698         u32 tx_stat_dot3statsinternalmactransmiterrors_lo;
 699         u32 tx_stat_bmac_ufl_hi;
 700         u32 tx_stat_bmac_ufl_lo;
 701
 702         u32 pause_frames_received_hi;
 703         u32 pause_frames_received_lo;
 704         u32 pause_frames_sent_hi;
 705         u32 pause_frames_sent_lo;
 706
 707         u32 etherstatspkts1024octetsto1522octets_hi;
 708         u32 etherstatspkts1024octetsto1522octets_lo;
 709         u32 etherstatspktsover1522octets_hi;
 710         u32 etherstatspktsover1522octets_lo;
 711
 712         u32 brb_drop_hi;
 713         u32 brb_drop_lo;
 714         u32 brb_truncate_hi;
 715         u32 brb_truncate_lo;
 716
 717         u32 mac_filter_discard;
 718         u32 xxoverflow_discard;
 719         u32 brb_truncate_discard;
 720         u32 mac_discard;
 721
 722         u32 driver_xoff;
 723         u32 rx_err_discard_pkt;
 724         u32 rx_skb_alloc_failed;
 725         u32 hw_csum_err;
 726
 727         u32 nig_timer_max;
 728 };
 729
 730 #define BNX2X_NUM_STATS                 41
 731 #define STATS_OFFSET32(stat_name) \
 732                         (offsetof(struct bnx2x_eth_stats, stat_name) / 4)
 733
 734
 735 #define MAX_CONTEXT                     16
 736
 737 union cdu_context {
 738         struct eth_context eth;
 739         char pad[1024];
 740 };
 741
 742 #define MAX_DMAE_C                      8
 743
 744 /* DMA memory not used in fastpath */
 745 struct bnx2x_slowpath {
 746         union cdu_context               context[MAX_CONTEXT];
 747         struct eth_stats_query          fw_stats;
 748         struct mac_configuration_cmd    mac_config;
 749         struct mac_configuration_cmd    mcast_config;
 750
 751         /* used by dmae command executer */
 752         struct dmae_command             dmae[MAX_DMAE_C];
 753
 754         u32                             stats_comp;
 755         union mac_stats                 mac_stats;
 756         struct nig_stats                nig_stats;
 757         struct host_port_stats          port_stats;
 758         struct host_func_stats          func_stats;
 759
 760         u32                             wb_comp;
 761         u32                             wb_data[4];
 762 };
 763
 764 #define bnx2x_sp(bp, var)               (&bp->slowpath->var)
 765 #define bnx2x_sp_mapping(bp, var) \
 766                 (bp->slowpath_mapping + offsetof(struct bnx2x_slowpath, var))
 767
 768
 769 /* attn group wiring */
 770 #define MAX_DYNAMIC_ATTN_GRPS           8
 771
 772 struct attn_route {
 773         u32     sig[4];
 774 };
 775
 776 struct bnx2x {
 777         /* Fields used in the tx and intr/napi performance paths
 778          * are grouped together in the beginning of the structure
 779          */
 780         struct bnx2x_fastpath   fp[MAX_CONTEXT];
 781         void __iomem            *regview;
 782         void __iomem            *doorbells;
 783 #define BNX2X_DB_SIZE           (16*BCM_PAGE_SIZE)
 784
 785         struct net_device       *dev;
 786         struct pci_dev          *pdev;
 787
 788         atomic_t                intr_sem;
 789         struct msix_entry       msix_table[MAX_CONTEXT+1];
 790 #define INT_MODE_INTx                   1
 791 #define INT_MODE_MSI                    2
 792 #define INT_MODE_MSIX                   3
 793
 794         int                     tx_ring_size;
 795
 796 #ifdef BCM_VLAN
 797         struct vlan_group       *vlgrp;
 798 #endif
 799
 800         u32                     rx_csum;
 801         u32                     rx_offset;
 802         u32                     rx_buf_size;
 803 #define ETH_OVREHEAD                    (ETH_HLEN + 8)  /* 8 for CRC + VLAN */
 804 #define ETH_MIN_PACKET_SIZE             60
 805 #define ETH_MAX_PACKET_SIZE             1500
 806 #define ETH_MAX_JUMBO_PACKET_SIZE       9600
 807
 808         /* Max supported alignment is 256 (8 shift) */
 809 #define BNX2X_RX_ALIGN_SHIFT            ((L1_CACHE_SHIFT < 8) ? \
 810                                          L1_CACHE_SHIFT : 8)
 811 #define BNX2X_RX_ALIGN                  (1 << BNX2X_RX_ALIGN_SHIFT)
 812
 813         struct host_def_status_block *def_status_blk;
 814 #define DEF_SB_ID                       16
 815         u16                     def_c_idx;
 816         u16                     def_u_idx;
 817         u16                     def_x_idx;
 818         u16                     def_t_idx;
 819         u16                     def_att_idx;
 820         u32                     attn_state;
 821         struct attn_route       attn_group[MAX_DYNAMIC_ATTN_GRPS];
 822         u32                     nig_mask;
 823
 824         /* slow path ring */
 825         struct eth_spe          *spq;
 826         dma_addr_t              spq_mapping;
 827         u16                     spq_prod_idx;
 828         struct eth_spe          *spq_prod_bd;
 829         struct eth_spe          *spq_last_bd;
 830         u16                     *dsb_sp_prod;
 831         u16                     spq_left; /* serialize spq */
 832         /* used to synchronize spq accesses */
 833         spinlock_t              spq_lock;
 834
 835         /* Flags for marking that there is a STAT_QUERY or
 836            SET_MAC ramrod pending */
 837         u8                      stats_pending;
 838         u8                      set_mac_pending;
 839
 840         /* End of fields used in the performance code paths */
 841
 842         int                     panic;
 843         int                     msglevel;
 844
 845         u32                     flags;
 846 #define PCIX_FLAG                       1
 847 #define PCI_32BIT_FLAG                  2
 848 #define ONE_PORT_FLAG                   4
 849 #define NO_WOL_FLAG                     8
 850 #define USING_DAC_FLAG                  0x10
 851 #define USING_MSIX_FLAG                 0x20
 852 #define USING_MSI_FLAG                  0x40
 853 #define TPA_ENABLE_FLAG                 0x80
 854 #define NO_MCP_FLAG                     0x100
 855 #define BP_NOMCP(bp)                    (bp->flags & NO_MCP_FLAG)
 856 #define HW_VLAN_TX_FLAG                 0x400
 857 #define HW_VLAN_RX_FLAG                 0x800
 858
 859         int                     func;
 860 #define BP_PORT(bp)                     (bp->func % PORT_MAX)
 861 #define BP_FUNC(bp)                     (bp->func)
 862 #define BP_E1HVN(bp)                    (bp->func >> 1)
 863 #define BP_L_ID(bp)                     (BP_E1HVN(bp) << 2)
 864
 865         int                     pm_cap;
 866         int                     pcie_cap;
 867
 868         struct delayed_work     sp_task;
 869         struct work_struct      reset_task;
 870
 871         struct timer_list       timer;
 872         int                     timer_interval;
 873         int                     current_interval;
 874
 875         u16                     fw_seq;
 876         u16                     fw_drv_pulse_wr_seq;
 877         u32                     func_stx;
 878
 879         struct link_params      link_params;
 880         struct link_vars        link_vars;
 881
 882         struct bnx2x_common     common;
 883         struct bnx2x_port       port;
 884
 885         struct cmng_struct_per_port cmng;
 886         u32                     vn_weight_sum;
 887
 888         u32                     mf_config;
 889         u16                     e1hov;
 890         u8                      e1hmf;
 891 #define IS_E1HMF(bp)                    (bp->e1hmf != 0)
 892
 893         u8                      wol;
 894
 895         int                     rx_ring_size;
 896
 897         u16                     tx_quick_cons_trip_int;
 898         u16                     tx_quick_cons_trip;
 899         u16                     tx_ticks_int;
 900         u16                     tx_ticks;
 901
 902         u16                     rx_quick_cons_trip_int;
 903         u16                     rx_quick_cons_trip;
 904         u16                     rx_ticks_int;
 905         u16                     rx_ticks;
 906
 907         u32                     lin_cnt;
 908
 909         int                     state;
 910 #define BNX2X_STATE_CLOSED              0x0
 911 #define BNX2X_STATE_OPENING_WAIT4_LOAD  0x1000
 912 #define BNX2X_STATE_OPENING_WAIT4_PORT  0x2000
 913 #define BNX2X_STATE_OPEN                0x3000
 914 #define BNX2X_STATE_CLOSING_WAIT4_HALT  0x4000
 915 #define BNX2X_STATE_CLOSING_WAIT4_DELETE 0x5000
 916 #define BNX2X_STATE_CLOSING_WAIT4_UNLOAD 0x6000
 917 #define BNX2X_STATE_DISABLED            0xd000
 918 #define BNX2X_STATE_DIAG                0xe000
 919 #define BNX2X_STATE_ERROR               0xf000
 920
 921         int                     multi_mode;
 922         int                     num_rx_queues;
 923         int                     num_tx_queues;
 924
 925         u32                     rx_mode;
 926 #define BNX2X_RX_MODE_NONE              0
 927 #define BNX2X_RX_MODE_NORMAL            1
 928 #define BNX2X_RX_MODE_ALLMULTI          2
 929 #define BNX2X_RX_MODE_PROMISC           3
 930 #define BNX2X_MAX_MULTICAST             64
 931 #define BNX2X_MAX_EMUL_MULTI            16
 932
 933         dma_addr_t              def_status_blk_mapping;
 934
 935         struct bnx2x_slowpath   *slowpath;
 936         dma_addr_t              slowpath_mapping;
 937
 938 #ifdef BCM_ISCSI
 939         void                    *t1;
 940         dma_addr_t              t1_mapping;
 941         void                    *t2;
 942         dma_addr_t              t2_mapping;
 943         void                    *timers;
 944         dma_addr_t              timers_mapping;
 945         void                    *qm;
 946         dma_addr_t              qm_mapping;
 947 #endif
 948
 949         int                     dmae_ready;
 950         /* used to synchronize dmae accesses */
 951         struct mutex            dmae_mutex;
 952         struct dmae_command     init_dmae;
 953
 954         /* used to synchronize stats collecting */
 955         int                     stats_state;
 956         /* used by dmae command loader */
 957         struct dmae_command     stats_dmae;
 958         int                     executer_idx;
 959
 960         u16                     stats_counter;
 961         struct bnx2x_eth_stats  eth_stats;
 962
 963         struct z_stream_s       *strm;
 964         void                    *gunzip_buf;
 965         dma_addr_t              gunzip_mapping;
 966         int                     gunzip_outlen;
 967 #define FW_BUF_SIZE                     0x8000
 968
 969 };
 970
 971
 972 #define BNX2X_MAX_QUEUES(bp)    (IS_E1HMF(bp) ? (MAX_CONTEXT / E1HVN_MAX) : \
 973                                                  MAX_CONTEXT)
 974 #define BNX2X_NUM_QUEUES(bp)    max(bp->num_rx_queues, bp->num_tx_queues)
 975 #define is_multi(bp)            (BNX2X_NUM_QUEUES(bp) > 1)
 976
 977 #define for_each_rx_queue(bp, var) \
 978                         for (var = 0; var < bp->num_rx_queues; var++)
 979 #define for_each_tx_queue(bp, var) \
 980                         for (var = 0; var < bp->num_tx_queues; var++)
 981 #define for_each_queue(bp, var) \
 982                         for (var = 0; var < BNX2X_NUM_QUEUES(bp); var++)
 983 #define for_each_nondefault_queue(bp, var) \
 984                         for (var = 1; var < BNX2X_NUM_QUEUES(bp); var++)
 985
 986
 987 void bnx2x_read_dmae(struct bnx2x *bp, u32 src_addr, u32 len32);
 988 void bnx2x_write_dmae(struct bnx2x *bp, dma_addr_t dma_addr, u32 dst_addr,
 989                       u32 len32);
 990 int bnx2x_set_gpio(struct bnx2x *bp, int gpio_num, u32 mode, u8 port);
 991
 992 static inline u32 reg_poll(struct bnx2x *bp, u32 reg, u32 expected, int ms,
 993                            int wait)
 994 {
 995         u32 val;
 996
 997         do {
 998                 val = REG_RD(bp, reg);
 999                 if (val == expected)
1000                         break;
1001                 ms -= wait;
1002                 msleep(wait);
1003
1004         } while (ms > 0);
1005
1006         return val;
1007 }
1008
1009
1010 /* load/unload mode */
1011 #define LOAD_NORMAL                     0
1012 #define LOAD_OPEN                       1
1013 #define LOAD_DIAG                       2
1014 #define UNLOAD_NORMAL                   0
1015 #define UNLOAD_CLOSE                    1
1016
1017
1018 /* DMAE command defines */
1019 #define DMAE_CMD_SRC_PCI                0
1020 #define DMAE_CMD_SRC_GRC                DMAE_COMMAND_SRC
1021
1022 #define DMAE_CMD_DST_PCI                (1 << DMAE_COMMAND_DST_SHIFT)
1023 #define DMAE_CMD_DST_GRC                (2 << DMAE_COMMAND_DST_SHIFT)
1024
1025 #define DMAE_CMD_C_DST_PCI              0
1026 #define DMAE_CMD_C_DST_GRC              (1 << DMAE_COMMAND_C_DST_SHIFT)
1027
1028 #define DMAE_CMD_C_ENABLE               DMAE_COMMAND_C_TYPE_ENABLE
1029
1030 #define DMAE_CMD_ENDIANITY_NO_SWAP      (0 << DMAE_COMMAND_ENDIANITY_SHIFT)
1031 #define DMAE_CMD_ENDIANITY_B_SWAP       (1 << DMAE_COMMAND_ENDIANITY_SHIFT)
1032 #define DMAE_CMD_ENDIANITY_DW_SWAP      (2 << DMAE_COMMAND_ENDIANITY_SHIFT)
1033 #define DMAE_CMD_ENDIANITY_B_DW_SWAP    (3 << DMAE_COMMAND_ENDIANITY_SHIFT)
1034
1035 #define DMAE_CMD_PORT_0                 0
1036 #define DMAE_CMD_PORT_1                 DMAE_COMMAND_PORT
1037
1038 #define DMAE_CMD_SRC_RESET              DMAE_COMMAND_SRC_RESET
1039 #define DMAE_CMD_DST_RESET              DMAE_COMMAND_DST_RESET
1040 #define DMAE_CMD_E1HVN_SHIFT            DMAE_COMMAND_E1HVN_SHIFT
1041
1042 #define DMAE_LEN32_RD_MAX               0x80
1043 #define DMAE_LEN32_WR_MAX               0x400
1044
1045 #define DMAE_COMP_VAL                   0xe0d0d0ae
1046
1047 #define MAX_DMAE_C_PER_PORT             8
1048 #define INIT_DMAE_C(bp)                 (BP_PORT(bp)*MAX_DMAE_C_PER_PORT + \
1049                                          BP_E1HVN(bp))
1050 #define PMF_DMAE_C(bp)                  (BP_PORT(bp)*MAX_DMAE_C_PER_PORT + \
1051                                          E1HVN_MAX)
1052
1053
1054 /* PCIE link and speed */
1055 #define PCICFG_LINK_WIDTH               0x1f00000
1056 #define PCICFG_LINK_WIDTH_SHIFT         20
1057 #define PCICFG_LINK_SPEED               0xf0000
1058 #define PCICFG_LINK_SPEED_SHIFT         16
1059
1060
1061 #define BNX2X_NUM_TESTS                 7
1062
1063 #define BNX2X_MAC_LOOPBACK              0
1064 #define BNX2X_PHY_LOOPBACK              1
1065 #define BNX2X_MAC_LOOPBACK_FAILED       1
1066 #define BNX2X_PHY_LOOPBACK_FAILED       2
1067 #define BNX2X_LOOPBACK_FAILED           (BNX2X_MAC_LOOPBACK_FAILED | \
1068                                          BNX2X_PHY_LOOPBACK_FAILED)
1069
1070
1071 #define STROM_ASSERT_ARRAY_SIZE         50
1072
1073
1074 /* must be used on a CID before placing it on a HW ring */
1075 #define HW_CID(bp, x)           ((BP_PORT(bp) << 23) | (BP_E1HVN(bp) << 17) | x)
1076
1077 #define SP_DESC_CNT             (BCM_PAGE_SIZE / sizeof(struct eth_spe))
1078 #define MAX_SP_DESC_CNT                 (SP_DESC_CNT - 1)
1079
1080
1081 #define BNX2X_BTR                       3
1082 #define MAX_SPQ_PENDING                 8
1083
1084
1085 /* CMNG constants
1086    derived from lab experiments, and not from system spec calculations !!! */
1087 #define DEF_MIN_RATE                    100
1088 /* resolution of the rate shaping timer - 100 usec */
1089 #define RS_PERIODIC_TIMEOUT_USEC        100
1090 /* resolution of fairness algorithm in usecs -
1091    coefficient for calculating the actual t fair */
1092 #define T_FAIR_COEF                     10000000
1093 /* number of bytes in single QM arbitration cycle -
1094    coefficient for calculating the fairness timer */
1095 #define QM_ARB_BYTES                    40000
1096 #define FAIR_MEM                        2
1097
1098
1099 #define ATTN_NIG_FOR_FUNC               (1L << 8)
1100 #define ATTN_SW_TIMER_4_FUNC            (1L << 9)
1101 #define GPIO_2_FUNC                     (1L << 10)
1102 #define GPIO_3_FUNC                     (1L << 11)
1103 #define GPIO_4_FUNC                     (1L << 12)
1104 #define ATTN_GENERAL_ATTN_1             (1L << 13)
1105 #define ATTN_GENERAL_ATTN_2             (1L << 14)
1106 #define ATTN_GENERAL_ATTN_3             (1L << 15)
1107 #define ATTN_GENERAL_ATTN_4             (1L << 13)
1108 #define ATTN_GENERAL_ATTN_5             (1L << 14)
1109 #define ATTN_GENERAL_ATTN_6             (1L << 15)
1110
1111 #define ATTN_HARD_WIRED_MASK            0xff00
1112 #define ATTENTION_ID                    4
1113
1114
1115 /* stuff added to make the code fit 80Col */
1116
1117 #define BNX2X_PMF_LINK_ASSERT \
1118         GENERAL_ATTEN_OFFSET(LINK_SYNC_ATTENTION_BIT_FUNC_0 + BP_FUNC(bp))
1119
1120 #define BNX2X_MC_ASSERT_BITS \
1121         (GENERAL_ATTEN_OFFSET(TSTORM_FATAL_ASSERT_ATTENTION_BIT) | \
1122          GENERAL_ATTEN_OFFSET(USTORM_FATAL_ASSERT_ATTENTION_BIT) | \
1123          GENERAL_ATTEN_OFFSET(CSTORM_FATAL_ASSERT_ATTENTION_BIT) | \
1124          GENERAL_ATTEN_OFFSET(XSTORM_FATAL_ASSERT_ATTENTION_BIT))
1125
1126 #define BNX2X_MCP_ASSERT \
1127         GENERAL_ATTEN_OFFSET(MCP_FATAL_ASSERT_ATTENTION_BIT)
1128
1129 #define BNX2X_DOORQ_ASSERT \
1130         AEU_INPUTS_ATTN_BITS_DOORBELLQ_HW_INTERRUPT
1131
1132 #define BNX2X_GRC_TIMEOUT       GENERAL_ATTEN_OFFSET(LATCHED_ATTN_TIMEOUT_GRC)
1133 #define BNX2X_GRC_RSV           (GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCR) | \
1134                                  GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCT) | \
1135                                  GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCN) | \
1136                                  GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCU) | \
1137                                  GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCP) | \
1138                                  GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RSVD_GRC))
1139
1140 #define HW_INTERRUT_ASSERT_SET_0 \
1141                                 (AEU_INPUTS_ATTN_BITS_TSDM_HW_INTERRUPT | \
1142                                  AEU_INPUTS_ATTN_BITS_TCM_HW_INTERRUPT | \
1143                                  AEU_INPUTS_ATTN_BITS_TSEMI_HW_INTERRUPT | \
1144                                  AEU_INPUTS_ATTN_BITS_PBF_HW_INTERRUPT)
1145 #define HW_PRTY_ASSERT_SET_0    (AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR | \
1146                                  AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR | \
1147                                  AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR | \
1148                                  AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR |\
1149                                  AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR)
1150 #define HW_INTERRUT_ASSERT_SET_1 \
1151                                 (AEU_INPUTS_ATTN_BITS_QM_HW_INTERRUPT | \
1152                                  AEU_INPUTS_ATTN_BITS_TIMERS_HW_INTERRUPT | \
1153                                  AEU_INPUTS_ATTN_BITS_XSDM_HW_INTERRUPT | \
1154                                  AEU_INPUTS_ATTN_BITS_XCM_HW_INTERRUPT | \
1155                                  AEU_INPUTS_ATTN_BITS_XSEMI_HW_INTERRUPT | \
1156                                  AEU_INPUTS_ATTN_BITS_USDM_HW_INTERRUPT | \
1157                                  AEU_INPUTS_ATTN_BITS_UCM_HW_INTERRUPT | \
1158                                  AEU_INPUTS_ATTN_BITS_USEMI_HW_INTERRUPT | \
1159                                  AEU_INPUTS_ATTN_BITS_UPB_HW_INTERRUPT | \
1160                                  AEU_INPUTS_ATTN_BITS_CSDM_HW_INTERRUPT | \
1161                                  AEU_INPUTS_ATTN_BITS_CCM_HW_INTERRUPT)
1162 #define HW_PRTY_ASSERT_SET_1    (AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR |\
1163                                  AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR | \
1164                                  AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR | \
1165                                  AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR | \
1166                                 AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR |\
1167                             AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR |\
1168                                  AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR | \
1169                                  AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR | \
1170                                  AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR | \
1171                                  AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR | \
1172                                  AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR)
1173 #define HW_INTERRUT_ASSERT_SET_2 \
1174                                 (AEU_INPUTS_ATTN_BITS_CSEMI_HW_INTERRUPT | \
1175                                  AEU_INPUTS_ATTN_BITS_CDU_HW_INTERRUPT | \
1176                                  AEU_INPUTS_ATTN_BITS_DMAE_HW_INTERRUPT | \
1177                         AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_HW_INTERRUPT |\
1178                                  AEU_INPUTS_ATTN_BITS_MISC_HW_INTERRUPT)
1179 #define HW_PRTY_ASSERT_SET_2    (AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR | \
1180                                  AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR | \
1181                         AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR |\
1182                                  AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR | \
1183                                  AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR | \
1184                                  AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR | \
1185                                  AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR)
1186
1187
1188 #define MULTI_FLAGS(bp) \
1189                 (TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV4_CAPABILITY | \
1190                  TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV4_TCP_CAPABILITY | \
1191                  TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV6_CAPABILITY | \
1192                  TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV6_TCP_CAPABILITY | \
1193                  (bp->multi_mode << \
1194                   TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_MODE_SHIFT))
1195
1196 #define MULTI_MASK                      0x7f
1197
1198
1199 #define DEF_USB_FUNC_OFF                (2 + 2*HC_USTORM_DEF_SB_NUM_INDICES)
1200 #define DEF_CSB_FUNC_OFF                (2 + 2*HC_CSTORM_DEF_SB_NUM_INDICES)
1201 #define DEF_XSB_FUNC_OFF                (2 + 2*HC_XSTORM_DEF_SB_NUM_INDICES)
1202 #define DEF_TSB_FUNC_OFF                (2 + 2*HC_TSTORM_DEF_SB_NUM_INDICES)
1203
1204 #define C_DEF_SB_SP_INDEX               HC_INDEX_DEF_C_ETH_SLOW_PATH
1205
1206 #define BNX2X_SP_DSB_INDEX \
1207 (&bp->def_status_blk->c_def_status_block.index_values[C_DEF_SB_SP_INDEX])
1208
1209
1210 #define CAM_IS_INVALID(x) \
1211 (x.target_table_entry.flags == TSTORM_CAM_TARGET_TABLE_ENTRY_ACTION_TYPE)
1212
1213 #define CAM_INVALIDATE(x) \
1214         (x.target_table_entry.flags = TSTORM_CAM_TARGET_TABLE_ENTRY_ACTION_TYPE)
1215
1216
1217 /* Number of u32 elements in MC hash array */
1218 #define MC_HASH_SIZE                    8
1219 #define MC_HASH_OFFSET(bp, i)           (BAR_TSTRORM_INTMEM + \
1220         TSTORM_APPROXIMATE_MATCH_MULTICAST_FILTERING_OFFSET(BP_FUNC(bp)) + i*4)
1221
1222
1223 #ifndef PXP2_REG_PXP2_INT_STS
1224 #define PXP2_REG_PXP2_INT_STS           PXP2_REG_PXP2_INT_STS_0
1225 #endif
1226
1227 /* MISC_REG_RESET_REG - this is here for the hsi to work don't touch */
1228
1229 #endif /* bnx2x.h */