drivers/dma/ioat/dma_v3.c

   1 /*
   2  * This file is provided under a dual BSD/GPLv2 license.  When using or
   3  * redistributing this file, you may do so under either license.
   4  *
   5  * GPL LICENSE SUMMARY
   6  *
   7  * Copyright(c) 2004 - 2009 Intel Corporation. All rights reserved.
   8  *
   9  * This program is free software; you can redistribute it and/or modify it
  10  * under the terms and conditions of the GNU General Public License,
  11  * version 2, as published by the Free Software Foundation.
  12  *
  13  * This program is distributed in the hope that it will be useful, but WITHOUT
  14  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  15  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  16  * more details.
  17  *
  18  * You should have received a copy of the GNU General Public License along with
  19  * this program; if not, write to the Free Software Foundation, Inc.,
  20  * 51 Franklin St - Fifth Floor, Boston, MA 02110-1301 USA.
  21  *
  22  * The full GNU General Public License is included in this distribution in
  23  * the file called "COPYING".
  24  *
  25  * BSD LICENSE
  26  *
  27  * Copyright(c) 2004-2009 Intel Corporation. All rights reserved.
  28  *
  29  * Redistribution and use in source and binary forms, with or without
  30  * modification, are permitted provided that the following conditions are met:
  31  *
  32  *   * Redistributions of source code must retain the above copyright
  33  *     notice, this list of conditions and the following disclaimer.
  34  *   * Redistributions in binary form must reproduce the above copyright
  35  *     notice, this list of conditions and the following disclaimer in
  36  *     the documentation and/or other materials provided with the
  37  *     distribution.
  38  *   * Neither the name of Intel Corporation nor the names of its
  39  *     contributors may be used to endorse or promote products derived
  40  *     from this software without specific prior written permission.
  41  *
  42  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  43  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  44  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  45  * ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE
  46  * LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  47  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  48  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  49  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  50  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  51  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
  52  * POSSIBILITY OF SUCH DAMAGE.
  53  */
  54
  55 /*
  56  * Support routines for v3+ hardware
  57  */
  58
  59 #include <linux/pci.h>
  60 #include <linux/dmaengine.h>
  61 #include <linux/dma-mapping.h>
  62 #include "registers.h"
  63 #include "hw.h"
  64 #include "dma.h"
  65 #include "dma_v2.h"
  66
  67 /* ioat hardware assumes at least two sources for raid operations */
  68 #define src_cnt_to_sw(x) ((x) + 2)
  69 #define src_cnt_to_hw(x) ((x) - 2)
  70
  71 /* provide a lookup table for setting the source address in the base or
  72  * extended descriptor of an xor or pq descriptor
  73  */
  74 static const u8 xor_idx_to_desc __read_mostly = 0xd0;
  75 static const u8 xor_idx_to_field[] __read_mostly = { 1, 4, 5, 6, 7, 0, 1, 2 };
  76 static const u8 pq_idx_to_desc __read_mostly = 0xf8;
  77 static const u8 pq_idx_to_field[] __read_mostly = { 1, 4, 5, 0, 1, 2, 4, 5 };
  78
  79 static dma_addr_t xor_get_src(struct ioat_raw_descriptor *descs[2], int idx)
  80 {
  81         struct ioat_raw_descriptor *raw = descs[xor_idx_to_desc >> idx & 1];
  82
  83         return raw->field[xor_idx_to_field[idx]];
  84 }
  85
  86 static void xor_set_src(struct ioat_raw_descriptor *descs[2],
  87                         dma_addr_t addr, u32 offset, int idx)
  88 {
  89         struct ioat_raw_descriptor *raw = descs[xor_idx_to_desc >> idx & 1];
  90
  91         raw->field[xor_idx_to_field[idx]] = addr + offset;
  92 }
  93
  94 static dma_addr_t pq_get_src(struct ioat_raw_descriptor *descs[2], int idx)
  95 {
  96         struct ioat_raw_descriptor *raw = descs[pq_idx_to_desc >> idx & 1];
  97
  98         return raw->field[pq_idx_to_field[idx]];
  99 }
 100
 101 static void pq_set_src(struct ioat_raw_descriptor *descs[2],
 102                        dma_addr_t addr, u32 offset, u8 coef, int idx)
 103 {
 104         struct ioat_pq_descriptor *pq = (struct ioat_pq_descriptor *) descs[0];
 105         struct ioat_raw_descriptor *raw = descs[pq_idx_to_desc >> idx & 1];
 106
 107         raw->field[pq_idx_to_field[idx]] = addr + offset;
 108         pq->coef[idx] = coef;
 109 }
 110
 111 static void ioat3_dma_unmap(struct ioat2_dma_chan *ioat,
 112                             struct ioat_ring_ent *desc, int idx)
 113 {
 114         struct ioat_chan_common *chan = &ioat->base;
 115         struct pci_dev *pdev = chan->device->pdev;
 116         size_t len = desc->len;
 117         size_t offset = len - desc->hw->size;
 118         struct dma_async_tx_descriptor *tx = &desc->txd;
 119         enum dma_ctrl_flags flags = tx->flags;
 120
 121         switch (desc->hw->ctl_f.op) {
 122         case IOAT_OP_COPY:
 123                 if (!desc->hw->ctl_f.null) /* skip 'interrupt' ops */
 124                         ioat_dma_unmap(chan, flags, len, desc->hw);
 125                 break;
 126         case IOAT_OP_FILL: {
 127                 struct ioat_fill_descriptor *hw = desc->fill;
 128
 129                 if (!(flags & DMA_COMPL_SKIP_DEST_UNMAP))
 130                         ioat_unmap(pdev, hw->dst_addr - offset, len,
 131                                    PCI_DMA_FROMDEVICE, flags, 1);
 132                 break;
 133         }
 134         case IOAT_OP_XOR_VAL:
 135         case IOAT_OP_XOR: {
 136                 struct ioat_xor_descriptor *xor = desc->xor;
 137                 struct ioat_ring_ent *ext;
 138                 struct ioat_xor_ext_descriptor *xor_ex = NULL;
 139                 int src_cnt = src_cnt_to_sw(xor->ctl_f.src_cnt);
 140                 struct ioat_raw_descriptor *descs[2];
 141                 int i;
 142
 143                 if (src_cnt > 5) {
 144                         ext = ioat2_get_ring_ent(ioat, idx + 1);
 145                         xor_ex = ext->xor_ex;
 146                 }
 147
 148                 if (!(flags & DMA_COMPL_SKIP_SRC_UNMAP)) {
 149                         descs[0] = (struct ioat_raw_descriptor *) xor;
 150                         descs[1] = (struct ioat_raw_descriptor *) xor_ex;
 151                         for (i = 0; i < src_cnt; i++) {
 152                                 dma_addr_t src = xor_get_src(descs, i);
 153
 154                                 ioat_unmap(pdev, src - offset, len,
 155                                            PCI_DMA_TODEVICE, flags, 0);
 156                         }
 157
 158                         /* dest is a source in xor validate operations */
 159                         if (xor->ctl_f.op == IOAT_OP_XOR_VAL) {
 160                                 ioat_unmap(pdev, xor->dst_addr - offset, len,
 161                                            PCI_DMA_TODEVICE, flags, 1);
 162                                 break;
 163                         }
 164                 }
 165
 166                 if (!(flags & DMA_COMPL_SKIP_DEST_UNMAP))
 167                         ioat_unmap(pdev, xor->dst_addr - offset, len,
 168                                    PCI_DMA_FROMDEVICE, flags, 1);
 169                 break;
 170         }
 171         case IOAT_OP_PQ_VAL:
 172         case IOAT_OP_PQ: {
 173                 struct ioat_pq_descriptor *pq = desc->pq;
 174                 struct ioat_ring_ent *ext;
 175                 struct ioat_pq_ext_descriptor *pq_ex = NULL;
 176                 int src_cnt = src_cnt_to_sw(pq->ctl_f.src_cnt);
 177                 struct ioat_raw_descriptor *descs[2];
 178                 int i;
 179
 180                 if (src_cnt > 3) {
 181                         ext = ioat2_get_ring_ent(ioat, idx + 1);
 182                         pq_ex = ext->pq_ex;
 183                 }
 184
 185                 /* in the 'continue' case don't unmap the dests as sources */
 186                 if (dmaf_p_disabled_continue(flags))
 187                         src_cnt--;
 188                 else if (dmaf_continue(flags))
 189                         src_cnt -= 3;
 190
 191                 if (!(flags & DMA_COMPL_SKIP_SRC_UNMAP)) {
 192                         descs[0] = (struct ioat_raw_descriptor *) pq;
 193                         descs[1] = (struct ioat_raw_descriptor *) pq_ex;
 194                         for (i = 0; i < src_cnt; i++) {
 195                                 dma_addr_t src = pq_get_src(descs, i);
 196
 197                                 ioat_unmap(pdev, src - offset, len,
 198                                            PCI_DMA_TODEVICE, flags, 0);
 199                         }
 200
 201                         /* the dests are sources in pq validate operations */
 202                         if (pq->ctl_f.op == IOAT_OP_XOR_VAL) {
 203                                 if (!(flags & DMA_PREP_PQ_DISABLE_P))
 204                                         ioat_unmap(pdev, pq->p_addr - offset,
 205                                                    len, PCI_DMA_TODEVICE, flags, 0);
 206                                 if (!(flags & DMA_PREP_PQ_DISABLE_Q))
 207                                         ioat_unmap(pdev, pq->q_addr - offset,
 208                                                    len, PCI_DMA_TODEVICE, flags, 0);
 209                                 break;
 210                         }
 211                 }
 212
 213                 if (!(flags & DMA_COMPL_SKIP_DEST_UNMAP)) {
 214                         if (!(flags & DMA_PREP_PQ_DISABLE_P))
 215                                 ioat_unmap(pdev, pq->p_addr - offset, len,
 216                                            PCI_DMA_BIDIRECTIONAL, flags, 1);
 217                         if (!(flags & DMA_PREP_PQ_DISABLE_Q))
 218                                 ioat_unmap(pdev, pq->q_addr - offset, len,
 219                                            PCI_DMA_BIDIRECTIONAL, flags, 1);
 220                 }
 221                 break;
 222         }
 223         default:
 224                 dev_err(&pdev->dev, "%s: unknown op type: %#x\n",
 225                         __func__, desc->hw->ctl_f.op);
 226         }
 227 }
 228
 229 static bool desc_has_ext(struct ioat_ring_ent *desc)
 230 {
 231         struct ioat_dma_descriptor *hw = desc->hw;
 232
 233         if (hw->ctl_f.op == IOAT_OP_XOR ||
 234             hw->ctl_f.op == IOAT_OP_XOR_VAL) {
 235                 struct ioat_xor_descriptor *xor = desc->xor;
 236
 237                 if (src_cnt_to_sw(xor->ctl_f.src_cnt) > 5)
 238                         return true;
 239         } else if (hw->ctl_f.op == IOAT_OP_PQ ||
 240                    hw->ctl_f.op == IOAT_OP_PQ_VAL) {
 241                 struct ioat_pq_descriptor *pq = desc->pq;
 242
 243                 if (src_cnt_to_sw(pq->ctl_f.src_cnt) > 3)
 244                         return true;
 245         }
 246
 247         return false;
 248 }
 249
 250 /**
 251  * __cleanup - reclaim used descriptors
 252  * @ioat: channel (ring) to clean
 253  *
 254  * The difference from the dma_v2.c __cleanup() is that this routine
 255  * handles extended descriptors and dma-unmapping raid operations.
 256  */
 257 static void __cleanup(struct ioat2_dma_chan *ioat, unsigned long phys_complete)
 258 {
 259         struct ioat_chan_common *chan = &ioat->base;
 260         struct ioat_ring_ent *desc;
 261         bool seen_current = false;
 262         u16 active;
 263         int i;
 264
 265         dev_dbg(to_dev(chan), "%s: head: %#x tail: %#x issued: %#x\n",
 266                 __func__, ioat->head, ioat->tail, ioat->issued);
 267
 268         active = ioat2_ring_active(ioat);
 269         for (i = 0; i < active && !seen_current; i++) {
 270                 struct dma_async_tx_descriptor *tx;
 271
 272                 prefetch(ioat2_get_ring_ent(ioat, ioat->tail + i + 1));
 273                 desc = ioat2_get_ring_ent(ioat, ioat->tail + i);
 274                 dump_desc_dbg(ioat, desc);
 275                 tx = &desc->txd;
 276                 if (tx->cookie) {
 277                         chan->completed_cookie = tx->cookie;
 278                         ioat3_dma_unmap(ioat, desc, ioat->tail + i);
 279                         tx->cookie = 0;
 280                         if (tx->callback) {
 281                                 tx->callback(tx->callback_param);
 282                                 tx->callback = NULL;
 283                         }
 284                 }
 285
 286                 if (tx->phys == phys_complete)
 287                         seen_current = true;
 288
 289                 /* skip extended descriptors */
 290                 if (desc_has_ext(desc)) {
 291                         BUG_ON(i + 1 >= active);
 292                         i++;
 293                 }
 294         }
 295         ioat->tail += i;
 296         BUG_ON(!seen_current); /* no active descs have written a completion? */
 297         chan->last_completion = phys_complete;
 298         if (ioat->head == ioat->tail) {
 299                 dev_dbg(to_dev(chan), "%s: cancel completion timeout\n",
 300                         __func__);
 301                 clear_bit(IOAT_COMPLETION_PENDING, &chan->state);
 302                 mod_timer(&chan->timer, jiffies + IDLE_TIMEOUT);
 303         }
 304 }
 305
 306 static void ioat3_cleanup(struct ioat2_dma_chan *ioat)
 307 {
 308         struct ioat_chan_common *chan = &ioat->base;
 309         unsigned long phys_complete;
 310
 311         prefetch(chan->completion);
 312
 313         if (!spin_trylock_bh(&chan->cleanup_lock))
 314                 return;
 315
 316         if (!ioat_cleanup_preamble(chan, &phys_complete)) {
 317                 spin_unlock_bh(&chan->cleanup_lock);
 318                 return;
 319         }
 320
 321         if (!spin_trylock_bh(&ioat->ring_lock)) {
 322                 spin_unlock_bh(&chan->cleanup_lock);
 323                 return;
 324         }
 325
 326         __cleanup(ioat, phys_complete);
 327
 328         spin_unlock_bh(&ioat->ring_lock);
 329         spin_unlock_bh(&chan->cleanup_lock);
 330 }
 331
 332 static void ioat3_cleanup_tasklet(unsigned long data)
 333 {
 334         struct ioat2_dma_chan *ioat = (void *) data;
 335
 336         ioat3_cleanup(ioat);
 337         writew(IOAT_CHANCTRL_RUN | IOAT3_CHANCTRL_COMPL_DCA_EN,
 338                ioat->base.reg_base + IOAT_CHANCTRL_OFFSET);
 339 }
 340
 341 static void ioat3_restart_channel(struct ioat2_dma_chan *ioat)
 342 {
 343         struct ioat_chan_common *chan = &ioat->base;
 344         unsigned long phys_complete;
 345         u32 status;
 346
 347         status = ioat_chansts(chan);
 348         if (is_ioat_active(status) || is_ioat_idle(status))
 349                 ioat_suspend(chan);
 350         while (is_ioat_active(status) || is_ioat_idle(status)) {
 351                 status = ioat_chansts(chan);
 352                 cpu_relax();
 353         }
 354
 355         if (ioat_cleanup_preamble(chan, &phys_complete))
 356                 __cleanup(ioat, phys_complete);
 357
 358         __ioat2_restart_chan(ioat);
 359 }
 360
 361 static void ioat3_timer_event(unsigned long data)
 362 {
 363         struct ioat2_dma_chan *ioat = (void *) data;
 364         struct ioat_chan_common *chan = &ioat->base;
 365
 366         spin_lock_bh(&chan->cleanup_lock);
 367         if (test_bit(IOAT_COMPLETION_PENDING, &chan->state)) {
 368                 unsigned long phys_complete;
 369                 u64 status;
 370
 371                 spin_lock_bh(&ioat->ring_lock);
 372                 status = ioat_chansts(chan);
 373
 374                 /* when halted due to errors check for channel
 375                  * programming errors before advancing the completion state
 376                  */
 377                 if (is_ioat_halted(status)) {
 378                         u32 chanerr;
 379
 380                         chanerr = readl(chan->reg_base + IOAT_CHANERR_OFFSET);
 381                         BUG_ON(is_ioat_bug(chanerr));
 382                 }
 383
 384                 /* if we haven't made progress and we have already
 385                  * acknowledged a pending completion once, then be more
 386                  * forceful with a restart
 387                  */
 388                 if (ioat_cleanup_preamble(chan, &phys_complete))
 389                         __cleanup(ioat, phys_complete);
 390                 else if (test_bit(IOAT_COMPLETION_ACK, &chan->state))
 391                         ioat3_restart_channel(ioat);
 392                 else {
 393                         set_bit(IOAT_COMPLETION_ACK, &chan->state);
 394                         mod_timer(&chan->timer, jiffies + COMPLETION_TIMEOUT);
 395                 }
 396                 spin_unlock_bh(&ioat->ring_lock);
 397         } else {
 398                 u16 active;
 399
 400                 /* if the ring is idle, empty, and oversized try to step
 401                  * down the size
 402                  */
 403                 spin_lock_bh(&ioat->ring_lock);
 404                 active = ioat2_ring_active(ioat);
 405                 if (active == 0 && ioat->alloc_order > ioat_get_alloc_order())
 406                         reshape_ring(ioat, ioat->alloc_order-1);
 407                 spin_unlock_bh(&ioat->ring_lock);
 408
 409                 /* keep shrinking until we get back to our minimum
 410                  * default size
 411                  */
 412                 if (ioat->alloc_order > ioat_get_alloc_order())
 413                         mod_timer(&chan->timer, jiffies + IDLE_TIMEOUT);
 414         }
 415         spin_unlock_bh(&chan->cleanup_lock);
 416 }
 417
 418 static enum dma_status
 419 ioat3_is_complete(struct dma_chan *c, dma_cookie_t cookie,
 420                   dma_cookie_t *done, dma_cookie_t *used)
 421 {
 422         struct ioat2_dma_chan *ioat = to_ioat2_chan(c);
 423
 424         if (ioat_is_complete(c, cookie, done, used) == DMA_SUCCESS)
 425                 return DMA_SUCCESS;
 426
 427         ioat3_cleanup(ioat);
 428
 429         return ioat_is_complete(c, cookie, done, used);
 430 }
 431
 432 static struct dma_async_tx_descriptor *
 433 ioat3_prep_memset_lock(struct dma_chan *c, dma_addr_t dest, int value,
 434                        size_t len, unsigned long flags)
 435 {
 436         struct ioat2_dma_chan *ioat = to_ioat2_chan(c);
 437         struct ioat_ring_ent *desc;
 438         size_t total_len = len;
 439         struct ioat_fill_descriptor *fill;
 440         int num_descs;
 441         u64 src_data = (0x0101010101010101ULL) * (value & 0xff);
 442         u16 idx;
 443         int i;
 444
 445         num_descs = ioat2_xferlen_to_descs(ioat, len);
 446         if (likely(num_descs) &&
 447             ioat2_alloc_and_lock(&idx, ioat, num_descs) == 0)
 448                 /* pass */;
 449         else
 450                 return NULL;
 451         for (i = 0; i < num_descs; i++) {
 452                 size_t xfer_size = min_t(size_t, len, 1 << ioat->xfercap_log);
 453
 454                 desc = ioat2_get_ring_ent(ioat, idx + i);
 455                 fill = desc->fill;
 456
 457                 fill->size = xfer_size;
 458                 fill->src_data = src_data;
 459                 fill->dst_addr = dest;
 460                 fill->ctl = 0;
 461                 fill->ctl_f.op = IOAT_OP_FILL;
 462
 463                 len -= xfer_size;
 464                 dest += xfer_size;
 465                 dump_desc_dbg(ioat, desc);
 466         }
 467
 468         desc->txd.flags = flags;
 469         desc->len = total_len;
 470         fill->ctl_f.int_en = !!(flags & DMA_PREP_INTERRUPT);
 471         fill->ctl_f.fence = !!(flags & DMA_PREP_FENCE);
 472         fill->ctl_f.compl_write = 1;
 473         dump_desc_dbg(ioat, desc);
 474
 475         /* we leave the channel locked to ensure in order submission */
 476         return &desc->txd;
 477 }
 478
 479 static struct dma_async_tx_descriptor *
 480 __ioat3_prep_xor_lock(struct dma_chan *c, enum sum_check_flags *result,
 481                       dma_addr_t dest, dma_addr_t *src, unsigned int src_cnt,
 482                       size_t len, unsigned long flags)
 483 {
 484         struct ioat2_dma_chan *ioat = to_ioat2_chan(c);
 485         struct ioat_ring_ent *compl_desc;
 486         struct ioat_ring_ent *desc;
 487         struct ioat_ring_ent *ext;
 488         size_t total_len = len;
 489         struct ioat_xor_descriptor *xor;
 490         struct ioat_xor_ext_descriptor *xor_ex = NULL;
 491         struct ioat_dma_descriptor *hw;
 492         u32 offset = 0;
 493         int num_descs;
 494         int with_ext;
 495         int i;
 496         u16 idx;
 497         u8 op = result ? IOAT_OP_XOR_VAL : IOAT_OP_XOR;
 498
 499         BUG_ON(src_cnt < 2);
 500
 501         num_descs = ioat2_xferlen_to_descs(ioat, len);
 502         /* we need 2x the number of descriptors to cover greater than 5
 503          * sources
 504          */
 505         if (src_cnt > 5) {
 506                 with_ext = 1;
 507                 num_descs *= 2;
 508         } else
 509                 with_ext = 0;
 510
 511         /* completion writes from the raid engine may pass completion
 512          * writes from the legacy engine, so we need one extra null
 513          * (legacy) descriptor to ensure all completion writes arrive in
 514          * order.
 515          */
 516         if (likely(num_descs) &&
 517             ioat2_alloc_and_lock(&idx, ioat, num_descs+1) == 0)
 518                 /* pass */;
 519         else
 520                 return NULL;
 521         for (i = 0; i < num_descs; i += 1 + with_ext) {
 522                 struct ioat_raw_descriptor *descs[2];
 523                 size_t xfer_size = min_t(size_t, len, 1 << ioat->xfercap_log);
 524                 int s;
 525
 526                 desc = ioat2_get_ring_ent(ioat, idx + i);
 527                 xor = desc->xor;
 528
 529                 /* save a branch by unconditionally retrieving the
 530                  * extended descriptor xor_set_src() knows to not write
 531                  * to it in the single descriptor case
 532                  */
 533                 ext = ioat2_get_ring_ent(ioat, idx + i + 1);
 534                 xor_ex = ext->xor_ex;
 535
 536                 descs[0] = (struct ioat_raw_descriptor *) xor;
 537                 descs[1] = (struct ioat_raw_descriptor *) xor_ex;
 538                 for (s = 0; s < src_cnt; s++)
 539                         xor_set_src(descs, src[s], offset, s);
 540                 xor->size = xfer_size;
 541                 xor->dst_addr = dest + offset;
 542                 xor->ctl = 0;
 543                 xor->ctl_f.op = op;
 544                 xor->ctl_f.src_cnt = src_cnt_to_hw(src_cnt);
 545
 546                 len -= xfer_size;
 547                 offset += xfer_size;
 548                 dump_desc_dbg(ioat, desc);
 549         }
 550
 551         /* last xor descriptor carries the unmap parameters and fence bit */
 552         desc->txd.flags = flags;
 553         desc->len = total_len;
 554         if (result)
 555                 desc->result = result;
 556         xor->ctl_f.fence = !!(flags & DMA_PREP_FENCE);
 557
 558         /* completion descriptor carries interrupt bit */
 559         compl_desc = ioat2_get_ring_ent(ioat, idx + i);
 560         compl_desc->txd.flags = flags & DMA_PREP_INTERRUPT;
 561         hw = compl_desc->hw;
 562         hw->ctl = 0;
 563         hw->ctl_f.null = 1;
 564         hw->ctl_f.int_en = !!(flags & DMA_PREP_INTERRUPT);
 565         hw->ctl_f.compl_write = 1;
 566         hw->size = NULL_DESC_BUFFER_SIZE;
 567         dump_desc_dbg(ioat, compl_desc);
 568
 569         /* we leave the channel locked to ensure in order submission */
 570         return &desc->txd;
 571 }
 572
 573 static struct dma_async_tx_descriptor *
 574 ioat3_prep_xor(struct dma_chan *chan, dma_addr_t dest, dma_addr_t *src,
 575                unsigned int src_cnt, size_t len, unsigned long flags)
 576 {
 577         return __ioat3_prep_xor_lock(chan, NULL, dest, src, src_cnt, len, flags);
 578 }
 579
 580 struct dma_async_tx_descriptor *
 581 ioat3_prep_xor_val(struct dma_chan *chan, dma_addr_t *src,
 582                     unsigned int src_cnt, size_t len,
 583                     enum sum_check_flags *result, unsigned long flags)
 584 {
 585         /* the cleanup routine only sets bits on validate failure, it
 586          * does not clear bits on validate success... so clear it here
 587          */
 588         *result = 0;
 589
 590         return __ioat3_prep_xor_lock(chan, result, src[0], &src[1],
 591                                      src_cnt - 1, len, flags);
 592 }
 593
 594 static void
 595 dump_pq_desc_dbg(struct ioat2_dma_chan *ioat, struct ioat_ring_ent *desc, struct ioat_ring_ent *ext)
 596 {
 597         struct device *dev = to_dev(&ioat->base);
 598         struct ioat_pq_descriptor *pq = desc->pq;
 599         struct ioat_pq_ext_descriptor *pq_ex = ext ? ext->pq_ex : NULL;
 600         struct ioat_raw_descriptor *descs[] = { (void *) pq, (void *) pq_ex };
 601         int src_cnt = src_cnt_to_sw(pq->ctl_f.src_cnt);
 602         int i;
 603
 604         dev_dbg(dev, "desc[%d]: (%#llx->%#llx) flags: %#x"
 605                 " sz: %#x ctl: %#x (op: %d int: %d compl: %d pq: '%s%s' src_cnt: %d)\n",
 606                 desc_id(desc), (unsigned long long) desc->txd.phys,
 607                 (unsigned long long) (pq_ex ? pq_ex->next : pq->next),
 608                 desc->txd.flags, pq->size, pq->ctl, pq->ctl_f.op, pq->ctl_f.int_en,
 609                 pq->ctl_f.compl_write,
 610                 pq->ctl_f.p_disable ? "" : "p", pq->ctl_f.q_disable ? "" : "q",
 611                 pq->ctl_f.src_cnt);
 612         for (i = 0; i < src_cnt; i++)
 613                 dev_dbg(dev, "\tsrc[%d]: %#llx coef: %#x\n", i,
 614                         (unsigned long long) pq_get_src(descs, i), pq->coef[i]);
 615         dev_dbg(dev, "\tP: %#llx\n", pq->p_addr);
 616         dev_dbg(dev, "\tQ: %#llx\n", pq->q_addr);
 617 }
 618
 619 static struct dma_async_tx_descriptor *
 620 __ioat3_prep_pq_lock(struct dma_chan *c, enum sum_check_flags *result,
 621                      const dma_addr_t *dst, const dma_addr_t *src,
 622                      unsigned int src_cnt, const unsigned char *scf,
 623                      size_t len, unsigned long flags)
 624 {
 625         struct ioat2_dma_chan *ioat = to_ioat2_chan(c);
 626         struct ioat_chan_common *chan = &ioat->base;
 627         struct ioat_ring_ent *compl_desc;
 628         struct ioat_ring_ent *desc;
 629         struct ioat_ring_ent *ext;
 630         size_t total_len = len;
 631         struct ioat_pq_descriptor *pq;
 632         struct ioat_pq_ext_descriptor *pq_ex = NULL;
 633         struct ioat_dma_descriptor *hw;
 634         u32 offset = 0;
 635         int num_descs;
 636         int with_ext;
 637         int i, s;
 638         u16 idx;
 639         u8 op = result ? IOAT_OP_PQ_VAL : IOAT_OP_PQ;
 640
 641         dev_dbg(to_dev(chan), "%s\n", __func__);
 642         /* the engine requires at least two sources (we provide
 643          * at least 1 implied source in the DMA_PREP_CONTINUE case)
 644          */
 645         BUG_ON(src_cnt + dmaf_continue(flags) < 2);
 646
 647         num_descs = ioat2_xferlen_to_descs(ioat, len);
 648         /* we need 2x the number of descriptors to cover greater than 3
 649          * sources
 650          */
 651         if (src_cnt > 3 || flags & DMA_PREP_CONTINUE) {
 652                 with_ext = 1;
 653                 num_descs *= 2;
 654         } else
 655                 with_ext = 0;
 656
 657         /* completion writes from the raid engine may pass completion
 658          * writes from the legacy engine, so we need one extra null
 659          * (legacy) descriptor to ensure all completion writes arrive in
 660          * order.
 661          */
 662         if (likely(num_descs) &&
 663             ioat2_alloc_and_lock(&idx, ioat, num_descs+1) == 0)
 664                 /* pass */;
 665         else
 666                 return NULL;
 667         for (i = 0; i < num_descs; i += 1 + with_ext) {
 668                 struct ioat_raw_descriptor *descs[2];
 669                 size_t xfer_size = min_t(size_t, len, 1 << ioat->xfercap_log);
 670
 671                 desc = ioat2_get_ring_ent(ioat, idx + i);
 672                 pq = desc->pq;
 673
 674                 /* save a branch by unconditionally retrieving the
 675                  * extended descriptor pq_set_src() knows to not write
 676                  * to it in the single descriptor case
 677                  */
 678                 ext = ioat2_get_ring_ent(ioat, idx + i + with_ext);
 679                 pq_ex = ext->pq_ex;
 680
 681                 descs[0] = (struct ioat_raw_descriptor *) pq;
 682                 descs[1] = (struct ioat_raw_descriptor *) pq_ex;
 683
 684                 for (s = 0; s < src_cnt; s++)
 685                         pq_set_src(descs, src[s], offset, scf[s], s);
 686
 687                 /* see the comment for dma_maxpq in include/linux/dmaengine.h */
 688                 if (dmaf_p_disabled_continue(flags))
 689                         pq_set_src(descs, dst[1], offset, 1, s++);
 690                 else if (dmaf_continue(flags)) {
 691                         pq_set_src(descs, dst[0], offset, 0, s++);
 692                         pq_set_src(descs, dst[1], offset, 1, s++);
 693                         pq_set_src(descs, dst[1], offset, 0, s++);
 694                 }
 695                 pq->size = xfer_size;
 696                 pq->p_addr = dst[0] + offset;
 697                 pq->q_addr = dst[1] + offset;
 698                 pq->ctl = 0;
 699                 pq->ctl_f.op = op;
 700                 pq->ctl_f.src_cnt = src_cnt_to_hw(s);
 701                 pq->ctl_f.p_disable = !!(flags & DMA_PREP_PQ_DISABLE_P);
 702                 pq->ctl_f.q_disable = !!(flags & DMA_PREP_PQ_DISABLE_Q);
 703
 704                 len -= xfer_size;
 705                 offset += xfer_size;
 706         }
 707
 708         /* last pq descriptor carries the unmap parameters and fence bit */
 709         desc->txd.flags = flags;
 710         desc->len = total_len;
 711         if (result)
 712                 desc->result = result;
 713         pq->ctl_f.fence = !!(flags & DMA_PREP_FENCE);
 714         dump_pq_desc_dbg(ioat, desc, ext);
 715
 716         /* completion descriptor carries interrupt bit */
 717         compl_desc = ioat2_get_ring_ent(ioat, idx + i);
 718         compl_desc->txd.flags = flags & DMA_PREP_INTERRUPT;
 719         hw = compl_desc->hw;
 720         hw->ctl = 0;
 721         hw->ctl_f.null = 1;
 722         hw->ctl_f.int_en = !!(flags & DMA_PREP_INTERRUPT);
 723         hw->ctl_f.compl_write = 1;
 724         hw->size = NULL_DESC_BUFFER_SIZE;
 725         dump_desc_dbg(ioat, compl_desc);
 726
 727         /* we leave the channel locked to ensure in order submission */
 728         return &desc->txd;
 729 }
 730
 731 static struct dma_async_tx_descriptor *
 732 ioat3_prep_pq(struct dma_chan *chan, dma_addr_t *dst, dma_addr_t *src,
 733               unsigned int src_cnt, const unsigned char *scf, size_t len,
 734               unsigned long flags)
 735 {
 736         /* handle the single source multiply case from the raid6
 737          * recovery path
 738          */
 739         if (unlikely((flags & DMA_PREP_PQ_DISABLE_P) && src_cnt == 1)) {
 740                 dma_addr_t single_source[2];
 741                 unsigned char single_source_coef[2];
 742
 743                 BUG_ON(flags & DMA_PREP_PQ_DISABLE_Q);
 744                 single_source[0] = src[0];
 745                 single_source[1] = src[0];
 746                 single_source_coef[0] = scf[0];
 747                 single_source_coef[1] = 0;
 748
 749                 return __ioat3_prep_pq_lock(chan, NULL, dst, single_source, 2,
 750                                             single_source_coef, len, flags);
 751         } else
 752                 return __ioat3_prep_pq_lock(chan, NULL, dst, src, src_cnt, scf,
 753                                             len, flags);
 754 }
 755
 756 struct dma_async_tx_descriptor *
 757 ioat3_prep_pq_val(struct dma_chan *chan, dma_addr_t *pq, dma_addr_t *src,
 758                   unsigned int src_cnt, const unsigned char *scf, size_t len,
 759                   enum sum_check_flags *pqres, unsigned long flags)
 760 {
 761         /* the cleanup routine only sets bits on validate failure, it
 762          * does not clear bits on validate success... so clear it here
 763          */
 764         *pqres = 0;
 765
 766         return __ioat3_prep_pq_lock(chan, pqres, pq, src, src_cnt, scf, len,
 767                                     flags);
 768 }
 769
 770 static struct dma_async_tx_descriptor *
 771 ioat3_prep_pqxor(struct dma_chan *chan, dma_addr_t dst, dma_addr_t *src,
 772                  unsigned int src_cnt, size_t len, unsigned long flags)
 773 {
 774         unsigned char scf[src_cnt];
 775         dma_addr_t pq[2];
 776
 777         memset(scf, 0, src_cnt);
 778         flags |= DMA_PREP_PQ_DISABLE_Q;
 779         pq[0] = dst;
 780         pq[1] = ~0;
 781
 782         return __ioat3_prep_pq_lock(chan, NULL, pq, src, src_cnt, scf, len,
 783                                     flags);
 784 }
 785
 786 struct dma_async_tx_descriptor *
 787 ioat3_prep_pqxor_val(struct dma_chan *chan, dma_addr_t *src,
 788                      unsigned int src_cnt, size_t len,
 789                      enum sum_check_flags *result, unsigned long flags)
 790 {
 791         unsigned char scf[src_cnt];
 792         dma_addr_t pq[2];
 793
 794         /* the cleanup routine only sets bits on validate failure, it
 795          * does not clear bits on validate success... so clear it here
 796          */
 797         *result = 0;
 798
 799         memset(scf, 0, src_cnt);
 800         flags |= DMA_PREP_PQ_DISABLE_Q;
 801         pq[0] = src[0];
 802         pq[1] = ~0;
 803
 804         return __ioat3_prep_pq_lock(chan, result, pq, &src[1], src_cnt - 1, scf,
 805                                     len, flags);
 806 }
 807
 808 static struct dma_async_tx_descriptor *
 809 ioat3_prep_interrupt_lock(struct dma_chan *c, unsigned long flags)
 810 {
 811         struct ioat2_dma_chan *ioat = to_ioat2_chan(c);
 812         struct ioat_ring_ent *desc;
 813         struct ioat_dma_descriptor *hw;
 814         u16 idx;
 815
 816         if (ioat2_alloc_and_lock(&idx, ioat, 1) == 0)
 817                 desc = ioat2_get_ring_ent(ioat, idx);
 818         else
 819                 return NULL;
 820
 821         hw = desc->hw;
 822         hw->ctl = 0;
 823         hw->ctl_f.null = 1;
 824         hw->ctl_f.int_en = 1;
 825         hw->ctl_f.fence = !!(flags & DMA_PREP_FENCE);
 826         hw->ctl_f.compl_write = 1;
 827         hw->size = NULL_DESC_BUFFER_SIZE;
 828         hw->src_addr = 0;
 829         hw->dst_addr = 0;
 830
 831         desc->txd.flags = flags;
 832         desc->len = 1;
 833
 834         dump_desc_dbg(ioat, desc);
 835
 836         /* we leave the channel locked to ensure in order submission */
 837         return &desc->txd;
 838 }
 839
 840 static void __devinit ioat3_dma_test_callback(void *dma_async_param)
 841 {
 842         struct completion *cmp = dma_async_param;
 843
 844         complete(cmp);
 845 }
 846
 847 #define IOAT_NUM_SRC_TEST 6 /* must be <= 8 */
 848 static int __devinit ioat_xor_val_self_test(struct ioatdma_device *device)
 849 {
 850         int i, src_idx;
 851         struct page *dest;
 852         struct page *xor_srcs[IOAT_NUM_SRC_TEST];
 853         struct page *xor_val_srcs[IOAT_NUM_SRC_TEST + 1];
 854         dma_addr_t dma_srcs[IOAT_NUM_SRC_TEST + 1];
 855         dma_addr_t dma_addr, dest_dma;
 856         struct dma_async_tx_descriptor *tx;
 857         struct dma_chan *dma_chan;
 858         dma_cookie_t cookie;
 859         u8 cmp_byte = 0;
 860         u32 cmp_word;
 861         u32 xor_val_result;
 862         int err = 0;
 863         struct completion cmp;
 864         unsigned long tmo;
 865         struct device *dev = &device->pdev->dev;
 866         struct dma_device *dma = &device->common;
 867
 868         dev_dbg(dev, "%s\n", __func__);
 869
 870         if (!dma_has_cap(DMA_XOR, dma->cap_mask))
 871                 return 0;
 872
 873         for (src_idx = 0; src_idx < IOAT_NUM_SRC_TEST; src_idx++) {
 874                 xor_srcs[src_idx] = alloc_page(GFP_KERNEL);
 875                 if (!xor_srcs[src_idx]) {
 876                         while (src_idx--)
 877                                 __free_page(xor_srcs[src_idx]);
 878                         return -ENOMEM;
 879                 }
 880         }
 881
 882         dest = alloc_page(GFP_KERNEL);
 883         if (!dest) {
 884                 while (src_idx--)
 885                         __free_page(xor_srcs[src_idx]);
 886                 return -ENOMEM;
 887         }
 888
 889         /* Fill in src buffers */
 890         for (src_idx = 0; src_idx < IOAT_NUM_SRC_TEST; src_idx++) {
 891                 u8 *ptr = page_address(xor_srcs[src_idx]);
 892                 for (i = 0; i < PAGE_SIZE; i++)
 893                         ptr[i] = (1 << src_idx);
 894         }
 895
 896         for (src_idx = 0; src_idx < IOAT_NUM_SRC_TEST; src_idx++)
 897                 cmp_byte ^= (u8) (1 << src_idx);
 898
 899         cmp_word = (cmp_byte << 24) | (cmp_byte << 16) |
 900                         (cmp_byte << 8) | cmp_byte;
 901
 902         memset(page_address(dest), 0, PAGE_SIZE);
 903
 904         dma_chan = container_of(dma->channels.next, struct dma_chan,
 905                                 device_node);
 906         if (dma->device_alloc_chan_resources(dma_chan) < 1) {
 907                 err = -ENODEV;
 908                 goto out;
 909         }
 910
 911         /* test xor */
 912         dest_dma = dma_map_page(dev, dest, 0, PAGE_SIZE, DMA_FROM_DEVICE);
 913         for (i = 0; i < IOAT_NUM_SRC_TEST; i++)
 914                 dma_srcs[i] = dma_map_page(dev, xor_srcs[i], 0, PAGE_SIZE,
 915                                            DMA_TO_DEVICE);
 916         tx = dma->device_prep_dma_xor(dma_chan, dest_dma, dma_srcs,
 917                                       IOAT_NUM_SRC_TEST, PAGE_SIZE,
 918                                       DMA_PREP_INTERRUPT);
 919
 920         if (!tx) {
 921                 dev_err(dev, "Self-test xor prep failed\n");
 922                 err = -ENODEV;
 923                 goto free_resources;
 924         }
 925
 926         async_tx_ack(tx);
 927         init_completion(&cmp);
 928         tx->callback = ioat3_dma_test_callback;
 929         tx->callback_param = &cmp;
 930         cookie = tx->tx_submit(tx);
 931         if (cookie < 0) {
 932                 dev_err(dev, "Self-test xor setup failed\n");
 933                 err = -ENODEV;
 934                 goto free_resources;
 935         }
 936         dma->device_issue_pending(dma_chan);
 937
 938         tmo = wait_for_completion_timeout(&cmp, msecs_to_jiffies(3000));
 939
 940         if (dma->device_is_tx_complete(dma_chan, cookie, NULL, NULL) != DMA_SUCCESS) {
 941                 dev_err(dev, "Self-test xor timed out\n");
 942                 err = -ENODEV;
 943                 goto free_resources;
 944         }
 945
 946         dma_sync_single_for_cpu(dev, dest_dma, PAGE_SIZE, DMA_FROM_DEVICE);
 947         for (i = 0; i < (PAGE_SIZE / sizeof(u32)); i++) {
 948                 u32 *ptr = page_address(dest);
 949                 if (ptr[i] != cmp_word) {
 950                         dev_err(dev, "Self-test xor failed compare\n");
 951                         err = -ENODEV;
 952                         goto free_resources;
 953                 }
 954         }
 955         dma_sync_single_for_device(dev, dest_dma, PAGE_SIZE, DMA_TO_DEVICE);
 956
 957         /* skip validate if the capability is not present */
 958         if (!dma_has_cap(DMA_XOR_VAL, dma_chan->device->cap_mask))
 959                 goto free_resources;
 960
 961         /* validate the sources with the destintation page */
 962         for (i = 0; i < IOAT_NUM_SRC_TEST; i++)
 963                 xor_val_srcs[i] = xor_srcs[i];
 964         xor_val_srcs[i] = dest;
 965
 966         xor_val_result = 1;
 967
 968         for (i = 0; i < IOAT_NUM_SRC_TEST + 1; i++)
 969                 dma_srcs[i] = dma_map_page(dev, xor_val_srcs[i], 0, PAGE_SIZE,
 970                                            DMA_TO_DEVICE);
 971         tx = dma->device_prep_dma_xor_val(dma_chan, dma_srcs,
 972                                           IOAT_NUM_SRC_TEST + 1, PAGE_SIZE,
 973                                           &xor_val_result, DMA_PREP_INTERRUPT);
 974         if (!tx) {
 975                 dev_err(dev, "Self-test zero prep failed\n");
 976                 err = -ENODEV;
 977                 goto free_resources;
 978         }
 979
 980         async_tx_ack(tx);
 981         init_completion(&cmp);
 982         tx->callback = ioat3_dma_test_callback;
 983         tx->callback_param = &cmp;
 984         cookie = tx->tx_submit(tx);
 985         if (cookie < 0) {
 986                 dev_err(dev, "Self-test zero setup failed\n");
 987                 err = -ENODEV;
 988                 goto free_resources;
 989         }
 990         dma->device_issue_pending(dma_chan);
 991
 992         tmo = wait_for_completion_timeout(&cmp, msecs_to_jiffies(3000));
 993
 994         if (dma->device_is_tx_complete(dma_chan, cookie, NULL, NULL) != DMA_SUCCESS) {
 995                 dev_err(dev, "Self-test validate timed out\n");
 996                 err = -ENODEV;
 997                 goto free_resources;
 998         }
 999
1000         if (xor_val_result != 0) {
1001                 dev_err(dev, "Self-test validate failed compare\n");
1002                 err = -ENODEV;
1003                 goto free_resources;
1004         }
1005
1006         /* skip memset if the capability is not present */
1007         if (!dma_has_cap(DMA_MEMSET, dma_chan->device->cap_mask))
1008                 goto free_resources;
1009
1010         /* test memset */
1011         dma_addr = dma_map_page(dev, dest, 0,
1012                         PAGE_SIZE, DMA_FROM_DEVICE);
1013         tx = dma->device_prep_dma_memset(dma_chan, dma_addr, 0, PAGE_SIZE,
1014                                          DMA_PREP_INTERRUPT);
1015         if (!tx) {
1016                 dev_err(dev, "Self-test memset prep failed\n");
1017                 err = -ENODEV;
1018                 goto free_resources;
1019         }
1020
1021         async_tx_ack(tx);
1022         init_completion(&cmp);
1023         tx->callback = ioat3_dma_test_callback;
1024         tx->callback_param = &cmp;
1025         cookie = tx->tx_submit(tx);
1026         if (cookie < 0) {
1027                 dev_err(dev, "Self-test memset setup failed\n");
1028                 err = -ENODEV;
1029                 goto free_resources;
1030         }
1031         dma->device_issue_pending(dma_chan);
1032
1033         tmo = wait_for_completion_timeout(&cmp, msecs_to_jiffies(3000));
1034
1035         if (dma->device_is_tx_complete(dma_chan, cookie, NULL, NULL) != DMA_SUCCESS) {
1036                 dev_err(dev, "Self-test memset timed out\n");
1037                 err = -ENODEV;
1038                 goto free_resources;
1039         }
1040
1041         for (i = 0; i < PAGE_SIZE/sizeof(u32); i++) {
1042                 u32 *ptr = page_address(dest);
1043                 if (ptr[i]) {
1044                         dev_err(dev, "Self-test memset failed compare\n");
1045                         err = -ENODEV;
1046                         goto free_resources;
1047                 }
1048         }
1049
1050         /* test for non-zero parity sum */
1051         xor_val_result = 0;
1052         for (i = 0; i < IOAT_NUM_SRC_TEST + 1; i++)
1053                 dma_srcs[i] = dma_map_page(dev, xor_val_srcs[i], 0, PAGE_SIZE,
1054                                            DMA_TO_DEVICE);
1055         tx = dma->device_prep_dma_xor_val(dma_chan, dma_srcs,
1056                                           IOAT_NUM_SRC_TEST + 1, PAGE_SIZE,
1057                                           &xor_val_result, DMA_PREP_INTERRUPT);
1058         if (!tx) {
1059                 dev_err(dev, "Self-test 2nd zero prep failed\n");
1060                 err = -ENODEV;
1061                 goto free_resources;
1062         }
1063
1064         async_tx_ack(tx);
1065         init_completion(&cmp);
1066         tx->callback = ioat3_dma_test_callback;
1067         tx->callback_param = &cmp;
1068         cookie = tx->tx_submit(tx);
1069         if (cookie < 0) {
1070                 dev_err(dev, "Self-test  2nd zero setup failed\n");
1071                 err = -ENODEV;
1072                 goto free_resources;
1073         }
1074         dma->device_issue_pending(dma_chan);
1075
1076         tmo = wait_for_completion_timeout(&cmp, msecs_to_jiffies(3000));
1077
1078         if (dma->device_is_tx_complete(dma_chan, cookie, NULL, NULL) != DMA_SUCCESS) {
1079                 dev_err(dev, "Self-test 2nd validate timed out\n");
1080                 err = -ENODEV;
1081                 goto free_resources;
1082         }
1083
1084         if (xor_val_result != SUM_CHECK_P_RESULT) {
1085                 dev_err(dev, "Self-test validate failed compare\n");
1086                 err = -ENODEV;
1087                 goto free_resources;
1088         }
1089
1090 free_resources:
1091         dma->device_free_chan_resources(dma_chan);
1092 out:
1093         src_idx = IOAT_NUM_SRC_TEST;
1094         while (src_idx--)
1095                 __free_page(xor_srcs[src_idx]);
1096         __free_page(dest);
1097         return err;
1098 }
1099
1100 static int __devinit ioat3_dma_self_test(struct ioatdma_device *device)
1101 {
1102         int rc = ioat_dma_self_test(device);
1103
1104         if (rc)
1105                 return rc;
1106
1107         rc = ioat_xor_val_self_test(device);
1108         if (rc)
1109                 return rc;
1110
1111         return 0;
1112 }
1113
1114 int __devinit ioat3_dma_probe(struct ioatdma_device *device, int dca)
1115 {
1116         struct pci_dev *pdev = device->pdev;
1117         struct dma_device *dma;
1118         struct dma_chan *c;
1119         struct ioat_chan_common *chan;
1120         int err;
1121         u16 dev_id;
1122         u32 cap;
1123
1124         device->enumerate_channels = ioat2_enumerate_channels;
1125         device->cleanup_tasklet = ioat3_cleanup_tasklet;
1126         device->timer_fn = ioat3_timer_event;
1127         device->self_test = ioat3_dma_self_test;
1128         dma = &device->common;
1129         dma->device_prep_dma_memcpy = ioat2_dma_prep_memcpy_lock;
1130         dma->device_issue_pending = ioat2_issue_pending;
1131         dma->device_alloc_chan_resources = ioat2_alloc_chan_resources;
1132         dma->device_free_chan_resources = ioat2_free_chan_resources;
1133         dma->device_is_tx_complete = ioat3_is_complete;
1134
1135         dma_cap_set(DMA_INTERRUPT, dma->cap_mask);
1136         dma->device_prep_dma_interrupt = ioat3_prep_interrupt_lock;
1137
1138         cap = readl(device->reg_base + IOAT_DMA_CAP_OFFSET);
1139         if (cap & IOAT_CAP_FILL_BLOCK) {
1140                 dma_cap_set(DMA_MEMSET, dma->cap_mask);
1141                 dma->device_prep_dma_memset = ioat3_prep_memset_lock;
1142         }
1143         if (cap & IOAT_CAP_XOR) {
1144                 dma->max_xor = 8;
1145                 dma->xor_align = 2;
1146
1147                 dma_cap_set(DMA_XOR, dma->cap_mask);
1148                 dma->device_prep_dma_xor = ioat3_prep_xor;
1149
1150                 dma_cap_set(DMA_XOR_VAL, dma->cap_mask);
1151                 dma->device_prep_dma_xor_val = ioat3_prep_xor_val;
1152         }
1153         if (cap & IOAT_CAP_PQ) {
1154                 dma_set_maxpq(dma, 8, 0);
1155                 dma->pq_align = 2;
1156
1157                 dma_cap_set(DMA_PQ, dma->cap_mask);
1158                 dma->device_prep_dma_pq = ioat3_prep_pq;
1159
1160                 dma_cap_set(DMA_PQ_VAL, dma->cap_mask);
1161                 dma->device_prep_dma_pq_val = ioat3_prep_pq_val;
1162
1163                 if (!(cap & IOAT_CAP_XOR)) {
1164                         dma->max_xor = 8;
1165                         dma->xor_align = 2;
1166
1167                         dma_cap_set(DMA_XOR, dma->cap_mask);
1168                         dma->device_prep_dma_xor = ioat3_prep_pqxor;
1169
1170                         dma_cap_set(DMA_XOR_VAL, dma->cap_mask);
1171                         dma->device_prep_dma_xor_val = ioat3_prep_pqxor_val;
1172                 }
1173         }
1174
1175         /* -= IOAT ver.3 workarounds =- */
1176         /* Write CHANERRMSK_INT with 3E07h to mask out the errors
1177          * that can cause stability issues for IOAT ver.3
1178          */
1179         pci_write_config_dword(pdev, IOAT_PCI_CHANERRMASK_INT_OFFSET, 0x3e07);
1180
1181         /* Clear DMAUNCERRSTS Cfg-Reg Parity Error status bit
1182          * (workaround for spurious config parity error after restart)
1183          */
1184         pci_read_config_word(pdev, IOAT_PCI_DEVICE_ID_OFFSET, &dev_id);
1185         if (dev_id == PCI_DEVICE_ID_INTEL_IOAT_TBG0)
1186                 pci_write_config_dword(pdev, IOAT_PCI_DMAUNCERRSTS_OFFSET, 0x10);
1187
1188         err = ioat_probe(device);
1189         if (err)
1190                 return err;
1191         ioat_set_tcp_copy_break(262144);
1192
1193         list_for_each_entry(c, &dma->channels, device_node) {
1194                 chan = to_chan_common(c);
1195                 writel(IOAT_DMA_DCA_ANY_CPU,
1196                        chan->reg_base + IOAT_DCACTRL_OFFSET);
1197         }
1198
1199         err = ioat_register(device);
1200         if (err)
1201                 return err;
1202
1203         ioat_kobject_add(device, &ioat2_ktype);
1204
1205         if (dca)
1206                 device->dca = ioat3_dca_init(pdev, device->reg_base);
1207
1208         return 0;
1209 }