drivers/ata/sata_mv.c

   1 /*
   2  * sata_mv.c - Marvell SATA support
   3  *
   4  * Copyright 2008-2009: Marvell Corporation, all rights reserved.
   5  * Copyright 2005: EMC Corporation, all rights reserved.
   6  * Copyright 2005 Red Hat, Inc.  All rights reserved.
   7  *
   8  * Originally written by Brett Russ.
   9  * Extensive overhaul and enhancement by Mark Lord <mlord@pobox.com>.
  10  *
  11  * Please ALWAYS copy linux-ide@vger.kernel.org on emails.
  12  *
  13  * This program is free software; you can redistribute it and/or modify
  14  * it under the terms of the GNU General Public License as published by
  15  * the Free Software Foundation; version 2 of the License.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  20  * GNU General Public License for more details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  25  *
  26  */
  27
  28 /*
  29  * sata_mv TODO list:
  30  *
  31  * --> More errata workarounds for PCI-X.
  32  *
  33  * --> Complete a full errata audit for all chipsets to identify others.
  34  *
  35  * --> Develop a low-power-consumption strategy, and implement it.
  36  *
  37  * --> Add sysfs attributes for per-chip / per-HC IRQ coalescing thresholds.
  38  *
  39  * --> [Experiment, Marvell value added] Is it possible to use target
  40  *       mode to cross-connect two Linux boxes with Marvell cards?  If so,
  41  *       creating LibATA target mode support would be very interesting.
  42  *
  43  *       Target mode, for those without docs, is the ability to directly
  44  *       connect two SATA ports.
  45  */
  46
  47 #include <linux/kernel.h>
  48 #include <linux/module.h>
  49 #include <linux/pci.h>
  50 #include <linux/init.h>
  51 #include <linux/blkdev.h>
  52 #include <linux/delay.h>
  53 #include <linux/interrupt.h>
  54 #include <linux/dmapool.h>
  55 #include <linux/dma-mapping.h>
  56 #include <linux/device.h>
  57 #include <linux/platform_device.h>
  58 #include <linux/ata_platform.h>
  59 #include <linux/mbus.h>
  60 #include <linux/bitops.h>
  61 #include <scsi/scsi_host.h>
  62 #include <scsi/scsi_cmnd.h>
  63 #include <scsi/scsi_device.h>
  64 #include <linux/libata.h>
  65
  66 #define DRV_NAME        "sata_mv"
  67 #define DRV_VERSION     "1.27"
  68
  69 /*
  70  * module options
  71  */
  72
  73 static int msi;
  74 #ifdef CONFIG_PCI
  75 module_param(msi, int, S_IRUGO);
  76 MODULE_PARM_DESC(msi, "Enable use of PCI MSI (0=off, 1=on)");
  77 #endif
  78
  79 static int irq_coalescing_io_count;
  80 module_param(irq_coalescing_io_count, int, S_IRUGO);
  81 MODULE_PARM_DESC(irq_coalescing_io_count,
  82                  "IRQ coalescing I/O count threshold (0..255)");
  83
  84 static int irq_coalescing_usecs;
  85 module_param(irq_coalescing_usecs, int, S_IRUGO);
  86 MODULE_PARM_DESC(irq_coalescing_usecs,
  87                  "IRQ coalescing time threshold in usecs");
  88
  89 enum {
  90         /* BAR's are enumerated in terms of pci_resource_start() terms */
  91         MV_PRIMARY_BAR          = 0,    /* offset 0x10: memory space */
  92         MV_IO_BAR               = 2,    /* offset 0x18: IO space */
  93         MV_MISC_BAR             = 3,    /* offset 0x1c: FLASH, NVRAM, SRAM */
  94
  95         MV_MAJOR_REG_AREA_SZ    = 0x10000,      /* 64KB */
  96         MV_MINOR_REG_AREA_SZ    = 0x2000,       /* 8KB */
  97
  98         /* For use with both IRQ coalescing methods ("all ports" or "per-HC" */
  99         COAL_CLOCKS_PER_USEC    = 150,          /* for calculating COAL_TIMEs */
 100         MAX_COAL_TIME_THRESHOLD = ((1 << 24) - 1), /* internal clocks count */
 101         MAX_COAL_IO_COUNT       = 255,          /* completed I/O count */
 102
 103         MV_PCI_REG_BASE         = 0,
 104
 105         /*
 106          * Per-chip ("all ports") interrupt coalescing feature.
 107          * This is only for GEN_II / GEN_IIE hardware.
 108          *
 109          * Coalescing defers the interrupt until either the IO_THRESHOLD
 110          * (count of completed I/Os) is met, or the TIME_THRESHOLD is met.
 111          */
 112         MV_COAL_REG_BASE        = 0x18000,
 113         MV_IRQ_COAL_CAUSE       = (MV_COAL_REG_BASE + 0x08),
 114         ALL_PORTS_COAL_IRQ      = (1 << 4),     /* all ports irq event */
 115
 116         MV_IRQ_COAL_IO_THRESHOLD   = (MV_COAL_REG_BASE + 0xcc),
 117         MV_IRQ_COAL_TIME_THRESHOLD = (MV_COAL_REG_BASE + 0xd0),
 118
 119         /*
 120          * Registers for the (unused here) transaction coalescing feature:
 121          */
 122         MV_TRAN_COAL_CAUSE_LO   = (MV_COAL_REG_BASE + 0x88),
 123         MV_TRAN_COAL_CAUSE_HI   = (MV_COAL_REG_BASE + 0x8c),
 124
 125         MV_SATAHC0_REG_BASE     = 0x20000,
 126         MV_FLASH_CTL_OFS        = 0x1046c,
 127         MV_GPIO_PORT_CTL_OFS    = 0x104f0,
 128         MV_RESET_CFG_OFS        = 0x180d8,
 129
 130         MV_PCI_REG_SZ           = MV_MAJOR_REG_AREA_SZ,
 131         MV_SATAHC_REG_SZ        = MV_MAJOR_REG_AREA_SZ,
 132         MV_SATAHC_ARBTR_REG_SZ  = MV_MINOR_REG_AREA_SZ,         /* arbiter */
 133         MV_PORT_REG_SZ          = MV_MINOR_REG_AREA_SZ,
 134
 135         MV_MAX_Q_DEPTH          = 32,
 136         MV_MAX_Q_DEPTH_MASK     = MV_MAX_Q_DEPTH - 1,
 137
 138         /* CRQB needs alignment on a 1KB boundary. Size == 1KB
 139          * CRPB needs alignment on a 256B boundary. Size == 256B
 140          * ePRD (SG) entries need alignment on a 16B boundary. Size == 16B
 141          */
 142         MV_CRQB_Q_SZ            = (32 * MV_MAX_Q_DEPTH),
 143         MV_CRPB_Q_SZ            = (8 * MV_MAX_Q_DEPTH),
 144         MV_MAX_SG_CT            = 256,
 145         MV_SG_TBL_SZ            = (16 * MV_MAX_SG_CT),
 146
 147         /* Determine hc from 0-7 port: hc = port >> MV_PORT_HC_SHIFT */
 148         MV_PORT_HC_SHIFT        = 2,
 149         MV_PORTS_PER_HC         = (1 << MV_PORT_HC_SHIFT), /* 4 */
 150         /* Determine hc port from 0-7 port: hardport = port & MV_PORT_MASK */
 151         MV_PORT_MASK            = (MV_PORTS_PER_HC - 1),   /* 3 */
 152
 153         /* Host Flags */
 154         MV_FLAG_DUAL_HC         = (1 << 30),  /* two SATA Host Controllers */
 155
 156         MV_COMMON_FLAGS         = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 157                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_POLLING,
 158
 159         MV_GEN_I_FLAGS          = MV_COMMON_FLAGS | ATA_FLAG_NO_ATAPI,
 160
 161         MV_GEN_II_FLAGS         = MV_COMMON_FLAGS | ATA_FLAG_NCQ |
 162                                   ATA_FLAG_PMP | ATA_FLAG_ACPI_SATA,
 163
 164         MV_GEN_IIE_FLAGS        = MV_GEN_II_FLAGS | ATA_FLAG_AN,
 165
 166         CRQB_FLAG_READ          = (1 << 0),
 167         CRQB_TAG_SHIFT          = 1,
 168         CRQB_IOID_SHIFT         = 6,    /* CRQB Gen-II/IIE IO Id shift */
 169         CRQB_PMP_SHIFT          = 12,   /* CRQB Gen-II/IIE PMP shift */
 170         CRQB_HOSTQ_SHIFT        = 17,   /* CRQB Gen-II/IIE HostQueTag shift */
 171         CRQB_CMD_ADDR_SHIFT     = 8,
 172         CRQB_CMD_CS             = (0x2 << 11),
 173         CRQB_CMD_LAST           = (1 << 15),
 174
 175         CRPB_FLAG_STATUS_SHIFT  = 8,
 176         CRPB_IOID_SHIFT_6       = 5,    /* CRPB Gen-II IO Id shift */
 177         CRPB_IOID_SHIFT_7       = 7,    /* CRPB Gen-IIE IO Id shift */
 178
 179         EPRD_FLAG_END_OF_TBL    = (1 << 31),
 180
 181         /* PCI interface registers */
 182
 183         PCI_COMMAND_OFS         = 0xc00,
 184         PCI_COMMAND_MRDTRIG     = (1 << 7),     /* PCI Master Read Trigger */
 185
 186         PCI_MAIN_CMD_STS_OFS    = 0xd30,
 187         STOP_PCI_MASTER         = (1 << 2),
 188         PCI_MASTER_EMPTY        = (1 << 3),
 189         GLOB_SFT_RST            = (1 << 4),
 190
 191         MV_PCI_MODE_OFS         = 0xd00,
 192         MV_PCI_MODE_MASK        = 0x30,
 193
 194         MV_PCI_EXP_ROM_BAR_CTL  = 0xd2c,
 195         MV_PCI_DISC_TIMER       = 0xd04,
 196         MV_PCI_MSI_TRIGGER      = 0xc38,
 197         MV_PCI_SERR_MASK        = 0xc28,
 198         MV_PCI_XBAR_TMOUT_OFS   = 0x1d04,
 199         MV_PCI_ERR_LOW_ADDRESS  = 0x1d40,
 200         MV_PCI_ERR_HIGH_ADDRESS = 0x1d44,
 201         MV_PCI_ERR_ATTRIBUTE    = 0x1d48,
 202         MV_PCI_ERR_COMMAND      = 0x1d50,
 203
 204         PCI_IRQ_CAUSE_OFS       = 0x1d58,
 205         PCI_IRQ_MASK_OFS        = 0x1d5c,
 206         PCI_UNMASK_ALL_IRQS     = 0x7fffff,     /* bits 22-0 */
 207
 208         PCIE_IRQ_CAUSE_OFS      = 0x1900,
 209         PCIE_IRQ_MASK_OFS       = 0x1910,
 210         PCIE_UNMASK_ALL_IRQS    = 0x40a,        /* assorted bits */
 211
 212         /* Host Controller Main Interrupt Cause/Mask registers (1 per-chip) */
 213         PCI_HC_MAIN_IRQ_CAUSE_OFS = 0x1d60,
 214         PCI_HC_MAIN_IRQ_MASK_OFS  = 0x1d64,
 215         SOC_HC_MAIN_IRQ_CAUSE_OFS = 0x20020,
 216         SOC_HC_MAIN_IRQ_MASK_OFS  = 0x20024,
 217         ERR_IRQ                 = (1 << 0),     /* shift by (2 * port #) */
 218         DONE_IRQ                = (1 << 1),     /* shift by (2 * port #) */
 219         HC0_IRQ_PEND            = 0x1ff,        /* bits 0-8 = HC0's ports */
 220         HC_SHIFT                = 9,            /* bits 9-17 = HC1's ports */
 221         DONE_IRQ_0_3            = 0x000000aa,   /* DONE_IRQ ports 0,1,2,3 */
 222         DONE_IRQ_4_7            = (DONE_IRQ_0_3 << HC_SHIFT),  /* 4,5,6,7 */
 223         PCI_ERR                 = (1 << 18),
 224         TRAN_COAL_LO_DONE       = (1 << 19),    /* transaction coalescing */
 225         TRAN_COAL_HI_DONE       = (1 << 20),    /* transaction coalescing */
 226         PORTS_0_3_COAL_DONE     = (1 << 8),     /* HC0 IRQ coalescing */
 227         PORTS_4_7_COAL_DONE     = (1 << 17),    /* HC1 IRQ coalescing */
 228         ALL_PORTS_COAL_DONE     = (1 << 21),    /* GEN_II(E) IRQ coalescing */
 229         GPIO_INT                = (1 << 22),
 230         SELF_INT                = (1 << 23),
 231         TWSI_INT                = (1 << 24),
 232         HC_MAIN_RSVD            = (0x7f << 25), /* bits 31-25 */
 233         HC_MAIN_RSVD_5          = (0x1fff << 19), /* bits 31-19 */
 234         HC_MAIN_RSVD_SOC        = (0x3fffffb << 6),     /* bits 31-9, 7-6 */
 235
 236         /* SATAHC registers */
 237         HC_CFG_OFS              = 0,
 238
 239         HC_IRQ_CAUSE_OFS        = 0x14,
 240         DMA_IRQ                 = (1 << 0),     /* shift by port # */
 241         HC_COAL_IRQ             = (1 << 4),     /* IRQ coalescing */
 242         DEV_IRQ                 = (1 << 8),     /* shift by port # */
 243
 244         /*
 245          * Per-HC (Host-Controller) interrupt coalescing feature.
 246          * This is present on all chip generations.
 247          *
 248          * Coalescing defers the interrupt until either the IO_THRESHOLD
 249          * (count of completed I/Os) is met, or the TIME_THRESHOLD is met.
 250          */
 251         HC_IRQ_COAL_IO_THRESHOLD_OFS    = 0x000c,
 252         HC_IRQ_COAL_TIME_THRESHOLD_OFS  = 0x0010,
 253
 254         SOC_LED_CTRL_OFS        = 0x2c,
 255         SOC_LED_CTRL_BLINK      = (1 << 0),     /* Active LED blink */
 256         SOC_LED_CTRL_ACT_PRESENCE = (1 << 2),   /* Multiplex dev presence */
 257                                                 /*  with dev activity LED */
 258
 259         /* Shadow block registers */
 260         SHD_BLK_OFS             = 0x100,
 261         SHD_CTL_AST_OFS         = 0x20,         /* ofs from SHD_BLK_OFS */
 262
 263         /* SATA registers */
 264         SATA_STATUS_OFS         = 0x300,  /* ctrl, err regs follow status */
 265         SATA_ACTIVE_OFS         = 0x350,
 266         SATA_FIS_IRQ_CAUSE_OFS  = 0x364,
 267         SATA_FIS_IRQ_AN         = (1 << 9),     /* async notification */
 268
 269         LTMODE_OFS              = 0x30c,
 270         LTMODE_BIT8             = (1 << 8),     /* unknown, but necessary */
 271
 272         PHY_MODE3               = 0x310,
 273         PHY_MODE4               = 0x314,
 274         PHY_MODE4_CFG_MASK      = 0x00000003,   /* phy internal config field */
 275         PHY_MODE4_CFG_VALUE     = 0x00000001,   /* phy internal config field */
 276         PHY_MODE4_RSVD_ZEROS    = 0x5de3fffa,   /* Gen2e always write zeros */
 277         PHY_MODE4_RSVD_ONES     = 0x00000005,   /* Gen2e always write ones */
 278
 279         PHY_MODE2               = 0x330,
 280         SATA_IFCTL_OFS          = 0x344,
 281         SATA_TESTCTL_OFS        = 0x348,
 282         SATA_IFSTAT_OFS         = 0x34c,
 283         VENDOR_UNIQUE_FIS_OFS   = 0x35c,
 284
 285         FISCFG_OFS              = 0x360,
 286         FISCFG_WAIT_DEV_ERR     = (1 << 8),     /* wait for host on DevErr */
 287         FISCFG_SINGLE_SYNC      = (1 << 16),    /* SYNC on DMA activation */
 288
 289         MV5_PHY_MODE            = 0x74,
 290         MV5_LTMODE_OFS          = 0x30,
 291         MV5_PHY_CTL_OFS         = 0x0C,
 292         SATA_INTERFACE_CFG_OFS  = 0x050,
 293
 294         MV_M2_PREAMP_MASK       = 0x7e0,
 295
 296         /* Port registers */
 297         EDMA_CFG_OFS            = 0,
 298         EDMA_CFG_Q_DEPTH        = 0x1f,         /* max device queue depth */
 299         EDMA_CFG_NCQ            = (1 << 5),     /* for R/W FPDMA queued */
 300         EDMA_CFG_NCQ_GO_ON_ERR  = (1 << 14),    /* continue on error */
 301         EDMA_CFG_RD_BRST_EXT    = (1 << 11),    /* read burst 512B */
 302         EDMA_CFG_WR_BUFF_LEN    = (1 << 13),    /* write buffer 512B */
 303         EDMA_CFG_EDMA_FBS       = (1 << 16),    /* EDMA FIS-Based Switching */
 304         EDMA_CFG_FBS            = (1 << 26),    /* FIS-Based Switching */
 305
 306         EDMA_ERR_IRQ_CAUSE_OFS  = 0x8,
 307         EDMA_ERR_IRQ_MASK_OFS   = 0xc,
 308         EDMA_ERR_D_PAR          = (1 << 0),     /* UDMA data parity err */
 309         EDMA_ERR_PRD_PAR        = (1 << 1),     /* UDMA PRD parity err */
 310         EDMA_ERR_DEV            = (1 << 2),     /* device error */
 311         EDMA_ERR_DEV_DCON       = (1 << 3),     /* device disconnect */
 312         EDMA_ERR_DEV_CON        = (1 << 4),     /* device connected */
 313         EDMA_ERR_SERR           = (1 << 5),     /* SError bits [WBDST] raised */
 314         EDMA_ERR_SELF_DIS       = (1 << 7),     /* Gen II/IIE self-disable */
 315         EDMA_ERR_SELF_DIS_5     = (1 << 8),     /* Gen I self-disable */
 316         EDMA_ERR_BIST_ASYNC     = (1 << 8),     /* BIST FIS or Async Notify */
 317         EDMA_ERR_TRANS_IRQ_7    = (1 << 8),     /* Gen IIE transprt layer irq */
 318         EDMA_ERR_CRQB_PAR       = (1 << 9),     /* CRQB parity error */
 319         EDMA_ERR_CRPB_PAR       = (1 << 10),    /* CRPB parity error */
 320         EDMA_ERR_INTRL_PAR      = (1 << 11),    /* internal parity error */
 321         EDMA_ERR_IORDY          = (1 << 12),    /* IORdy timeout */
 322
 323         EDMA_ERR_LNK_CTRL_RX    = (0xf << 13),  /* link ctrl rx error */
 324         EDMA_ERR_LNK_CTRL_RX_0  = (1 << 13),    /* transient: CRC err */
 325         EDMA_ERR_LNK_CTRL_RX_1  = (1 << 14),    /* transient: FIFO err */
 326         EDMA_ERR_LNK_CTRL_RX_2  = (1 << 15),    /* fatal: caught SYNC */
 327         EDMA_ERR_LNK_CTRL_RX_3  = (1 << 16),    /* transient: FIS rx err */
 328
 329         EDMA_ERR_LNK_DATA_RX    = (0xf << 17),  /* link data rx error */
 330
 331         EDMA_ERR_LNK_CTRL_TX    = (0x1f << 21), /* link ctrl tx error */
 332         EDMA_ERR_LNK_CTRL_TX_0  = (1 << 21),    /* transient: CRC err */
 333         EDMA_ERR_LNK_CTRL_TX_1  = (1 << 22),    /* transient: FIFO err */
 334         EDMA_ERR_LNK_CTRL_TX_2  = (1 << 23),    /* transient: caught SYNC */
 335         EDMA_ERR_LNK_CTRL_TX_3  = (1 << 24),    /* transient: caught DMAT */
 336         EDMA_ERR_LNK_CTRL_TX_4  = (1 << 25),    /* transient: FIS collision */
 337
 338         EDMA_ERR_LNK_DATA_TX    = (0x1f << 26), /* link data tx error */
 339
 340         EDMA_ERR_TRANS_PROTO    = (1 << 31),    /* transport protocol error */
 341         EDMA_ERR_OVERRUN_5      = (1 << 5),
 342         EDMA_ERR_UNDERRUN_5     = (1 << 6),
 343
 344         EDMA_ERR_IRQ_TRANSIENT  = EDMA_ERR_LNK_CTRL_RX_0 |
 345                                   EDMA_ERR_LNK_CTRL_RX_1 |
 346                                   EDMA_ERR_LNK_CTRL_RX_3 |
 347                                   EDMA_ERR_LNK_CTRL_TX,
 348
 349         EDMA_EH_FREEZE          = EDMA_ERR_D_PAR |
 350                                   EDMA_ERR_PRD_PAR |
 351                                   EDMA_ERR_DEV_DCON |
 352                                   EDMA_ERR_DEV_CON |
 353                                   EDMA_ERR_SERR |
 354                                   EDMA_ERR_SELF_DIS |
 355                                   EDMA_ERR_CRQB_PAR |
 356                                   EDMA_ERR_CRPB_PAR |
 357                                   EDMA_ERR_INTRL_PAR |
 358                                   EDMA_ERR_IORDY |
 359                                   EDMA_ERR_LNK_CTRL_RX_2 |
 360                                   EDMA_ERR_LNK_DATA_RX |
 361                                   EDMA_ERR_LNK_DATA_TX |
 362                                   EDMA_ERR_TRANS_PROTO,
 363
 364         EDMA_EH_FREEZE_5        = EDMA_ERR_D_PAR |
 365                                   EDMA_ERR_PRD_PAR |
 366                                   EDMA_ERR_DEV_DCON |
 367                                   EDMA_ERR_DEV_CON |
 368                                   EDMA_ERR_OVERRUN_5 |
 369                                   EDMA_ERR_UNDERRUN_5 |
 370                                   EDMA_ERR_SELF_DIS_5 |
 371                                   EDMA_ERR_CRQB_PAR |
 372                                   EDMA_ERR_CRPB_PAR |
 373                                   EDMA_ERR_INTRL_PAR |
 374                                   EDMA_ERR_IORDY,
 375
 376         EDMA_REQ_Q_BASE_HI_OFS  = 0x10,
 377         EDMA_REQ_Q_IN_PTR_OFS   = 0x14,         /* also contains BASE_LO */
 378
 379         EDMA_REQ_Q_OUT_PTR_OFS  = 0x18,
 380         EDMA_REQ_Q_PTR_SHIFT    = 5,
 381
 382         EDMA_RSP_Q_BASE_HI_OFS  = 0x1c,
 383         EDMA_RSP_Q_IN_PTR_OFS   = 0x20,
 384         EDMA_RSP_Q_OUT_PTR_OFS  = 0x24,         /* also contains BASE_LO */
 385         EDMA_RSP_Q_PTR_SHIFT    = 3,
 386
 387         EDMA_CMD_OFS            = 0x28,         /* EDMA command register */
 388         EDMA_EN                 = (1 << 0),     /* enable EDMA */
 389         EDMA_DS                 = (1 << 1),     /* disable EDMA; self-negated */
 390         EDMA_RESET              = (1 << 2),     /* reset eng/trans/link/phy */
 391
 392         EDMA_STATUS_OFS         = 0x30,         /* EDMA engine status */
 393         EDMA_STATUS_CACHE_EMPTY = (1 << 6),     /* GenIIe command cache empty */
 394         EDMA_STATUS_IDLE        = (1 << 7),     /* GenIIe EDMA enabled/idle */
 395
 396         EDMA_IORDY_TMOUT_OFS    = 0x34,
 397         EDMA_ARB_CFG_OFS        = 0x38,
 398
 399         EDMA_HALTCOND_OFS       = 0x60,         /* GenIIe halt conditions */
 400         EDMA_UNKNOWN_RSVD_OFS   = 0x6C,         /* GenIIe unknown/reserved */
 401
 402         BMDMA_CMD_OFS           = 0x224,        /* bmdma command register */
 403         BMDMA_STATUS_OFS        = 0x228,        /* bmdma status register */
 404         BMDMA_PRD_LOW_OFS       = 0x22c,        /* bmdma PRD addr 31:0 */
 405         BMDMA_PRD_HIGH_OFS      = 0x230,        /* bmdma PRD addr 63:32 */
 406
 407         /* Host private flags (hp_flags) */
 408         MV_HP_FLAG_MSI          = (1 << 0),
 409         MV_HP_ERRATA_50XXB0     = (1 << 1),
 410         MV_HP_ERRATA_50XXB2     = (1 << 2),
 411         MV_HP_ERRATA_60X1B2     = (1 << 3),
 412         MV_HP_ERRATA_60X1C0     = (1 << 4),
 413         MV_HP_GEN_I             = (1 << 6),     /* Generation I: 50xx */
 414         MV_HP_GEN_II            = (1 << 7),     /* Generation II: 60xx */
 415         MV_HP_GEN_IIE           = (1 << 8),     /* Generation IIE: 6042/7042 */
 416         MV_HP_PCIE              = (1 << 9),     /* PCIe bus/regs: 7042 */
 417         MV_HP_CUT_THROUGH       = (1 << 10),    /* can use EDMA cut-through */
 418         MV_HP_FLAG_SOC          = (1 << 11),    /* SystemOnChip, no PCI */
 419         MV_HP_QUIRK_LED_BLINK_EN = (1 << 12),   /* is led blinking enabled? */
 420
 421         /* Port private flags (pp_flags) */
 422         MV_PP_FLAG_EDMA_EN      = (1 << 0),     /* is EDMA engine enabled? */
 423         MV_PP_FLAG_NCQ_EN       = (1 << 1),     /* is EDMA set up for NCQ? */
 424         MV_PP_FLAG_FBS_EN       = (1 << 2),     /* is EDMA set up for FBS? */
 425         MV_PP_FLAG_DELAYED_EH   = (1 << 3),     /* delayed dev err handling */
 426         MV_PP_FLAG_FAKE_ATA_BUSY = (1 << 4),    /* ignore initial ATA_DRDY */
 427 };
 428
 429 #define IS_GEN_I(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_I)
 430 #define IS_GEN_II(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_II)
 431 #define IS_GEN_IIE(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_IIE)
 432 #define IS_PCIE(hpriv) ((hpriv)->hp_flags & MV_HP_PCIE)
 433 #define IS_SOC(hpriv) ((hpriv)->hp_flags & MV_HP_FLAG_SOC)
 434
 435 #define WINDOW_CTRL(i)          (0x20030 + ((i) << 4))
 436 #define WINDOW_BASE(i)          (0x20034 + ((i) << 4))
 437
 438 enum {
 439         /* DMA boundary 0xffff is required by the s/g splitting
 440          * we need on /length/ in mv_fill-sg().
 441          */
 442         MV_DMA_BOUNDARY         = 0xffffU,
 443
 444         /* mask of register bits containing lower 32 bits
 445          * of EDMA request queue DMA address
 446          */
 447         EDMA_REQ_Q_BASE_LO_MASK = 0xfffffc00U,
 448
 449         /* ditto, for response queue */
 450         EDMA_RSP_Q_BASE_LO_MASK = 0xffffff00U,
 451 };
 452
 453 enum chip_type {
 454         chip_504x,
 455         chip_508x,
 456         chip_5080,
 457         chip_604x,
 458         chip_608x,
 459         chip_6042,
 460         chip_7042,
 461         chip_soc,
 462 };
 463
 464 /* Command ReQuest Block: 32B */
 465 struct mv_crqb {
 466         __le32                  sg_addr;
 467         __le32                  sg_addr_hi;
 468         __le16                  ctrl_flags;
 469         __le16                  ata_cmd[11];
 470 };
 471
 472 struct mv_crqb_iie {
 473         __le32                  addr;
 474         __le32                  addr_hi;
 475         __le32                  flags;
 476         __le32                  len;
 477         __le32                  ata_cmd[4];
 478 };
 479
 480 /* Command ResPonse Block: 8B */
 481 struct mv_crpb {
 482         __le16                  id;
 483         __le16                  flags;
 484         __le32                  tmstmp;
 485 };
 486
 487 /* EDMA Physical Region Descriptor (ePRD); A.K.A. SG */
 488 struct mv_sg {
 489         __le32                  addr;
 490         __le32                  flags_size;
 491         __le32                  addr_hi;
 492         __le32                  reserved;
 493 };
 494
 495 /*
 496  * We keep a local cache of a few frequently accessed port
 497  * registers here, to avoid having to read them (very slow)
 498  * when switching between EDMA and non-EDMA modes.
 499  */
 500 struct mv_cached_regs {
 501         u32                     fiscfg;
 502         u32                     ltmode;
 503         u32                     haltcond;
 504         u32                     unknown_rsvd;
 505 };
 506
 507 struct mv_port_priv {
 508         struct mv_crqb          *crqb;
 509         dma_addr_t              crqb_dma;
 510         struct mv_crpb          *crpb;
 511         dma_addr_t              crpb_dma;
 512         struct mv_sg            *sg_tbl[MV_MAX_Q_DEPTH];
 513         dma_addr_t              sg_tbl_dma[MV_MAX_Q_DEPTH];
 514
 515         unsigned int            req_idx;
 516         unsigned int            resp_idx;
 517
 518         u32                     pp_flags;
 519         struct mv_cached_regs   cached;
 520         unsigned int            delayed_eh_pmp_map;
 521 };
 522
 523 struct mv_port_signal {
 524         u32                     amps;
 525         u32                     pre;
 526 };
 527
 528 struct mv_host_priv {
 529         u32                     hp_flags;
 530         u32                     main_irq_mask;
 531         struct mv_port_signal   signal[8];
 532         const struct mv_hw_ops  *ops;
 533         int                     n_ports;
 534         void __iomem            *base;
 535         void __iomem            *main_irq_cause_addr;
 536         void __iomem            *main_irq_mask_addr;
 537         u32                     irq_cause_ofs;
 538         u32                     irq_mask_ofs;
 539         u32                     unmask_all_irqs;
 540         /*
 541          * These consistent DMA memory pools give us guaranteed
 542          * alignment for hardware-accessed data structures,
 543          * and less memory waste in accomplishing the alignment.
 544          */
 545         struct dma_pool         *crqb_pool;
 546         struct dma_pool         *crpb_pool;
 547         struct dma_pool         *sg_tbl_pool;
 548 };
 549
 550 struct mv_hw_ops {
 551         void (*phy_errata)(struct mv_host_priv *hpriv, void __iomem *mmio,
 552                            unsigned int port);
 553         void (*enable_leds)(struct mv_host_priv *hpriv, void __iomem *mmio);
 554         void (*read_preamp)(struct mv_host_priv *hpriv, int idx,
 555                            void __iomem *mmio);
 556         int (*reset_hc)(struct mv_host_priv *hpriv, void __iomem *mmio,
 557                         unsigned int n_hc);
 558         void (*reset_flash)(struct mv_host_priv *hpriv, void __iomem *mmio);
 559         void (*reset_bus)(struct ata_host *host, void __iomem *mmio);
 560 };
 561
 562 static int mv_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val);
 563 static int mv_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val);
 564 static int mv5_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val);
 565 static int mv5_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val);
 566 static int mv_port_start(struct ata_port *ap);
 567 static void mv_port_stop(struct ata_port *ap);
 568 static int mv_qc_defer(struct ata_queued_cmd *qc);
 569 static void mv_qc_prep(struct ata_queued_cmd *qc);
 570 static void mv_qc_prep_iie(struct ata_queued_cmd *qc);
 571 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc);
 572 static int mv_hardreset(struct ata_link *link, unsigned int *class,
 573                         unsigned long deadline);
 574 static void mv_eh_freeze(struct ata_port *ap);
 575 static void mv_eh_thaw(struct ata_port *ap);
 576 static void mv6_dev_config(struct ata_device *dev);
 577
 578 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
 579                            unsigned int port);
 580 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
 581 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
 582                            void __iomem *mmio);
 583 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
 584                         unsigned int n_hc);
 585 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
 586 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio);
 587
 588 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
 589                            unsigned int port);
 590 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
 591 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
 592                            void __iomem *mmio);
 593 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
 594                         unsigned int n_hc);
 595 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
 596 static void mv_soc_enable_leds(struct mv_host_priv *hpriv,
 597                                       void __iomem *mmio);
 598 static void mv_soc_read_preamp(struct mv_host_priv *hpriv, int idx,
 599                                       void __iomem *mmio);
 600 static int mv_soc_reset_hc(struct mv_host_priv *hpriv,
 601                                   void __iomem *mmio, unsigned int n_hc);
 602 static void mv_soc_reset_flash(struct mv_host_priv *hpriv,
 603                                       void __iomem *mmio);
 604 static void mv_soc_reset_bus(struct ata_host *host, void __iomem *mmio);
 605 static void mv_reset_pci_bus(struct ata_host *host, void __iomem *mmio);
 606 static void mv_reset_channel(struct mv_host_priv *hpriv, void __iomem *mmio,
 607                              unsigned int port_no);
 608 static int mv_stop_edma(struct ata_port *ap);
 609 static int mv_stop_edma_engine(void __iomem *port_mmio);
 610 static void mv_edma_cfg(struct ata_port *ap, int want_ncq, int want_edma);
 611
 612 static void mv_pmp_select(struct ata_port *ap, int pmp);
 613 static int mv_pmp_hardreset(struct ata_link *link, unsigned int *class,
 614                                 unsigned long deadline);
 615 static int  mv_softreset(struct ata_link *link, unsigned int *class,
 616                                 unsigned long deadline);
 617 static void mv_pmp_error_handler(struct ata_port *ap);
 618 static void mv_process_crpb_entries(struct ata_port *ap,
 619                                         struct mv_port_priv *pp);
 620
 621 static void mv_sff_irq_clear(struct ata_port *ap);
 622 static int mv_check_atapi_dma(struct ata_queued_cmd *qc);
 623 static void mv_bmdma_setup(struct ata_queued_cmd *qc);
 624 static void mv_bmdma_start(struct ata_queued_cmd *qc);
 625 static void mv_bmdma_stop(struct ata_queued_cmd *qc);
 626 static u8   mv_bmdma_status(struct ata_port *ap);
 627 static u8 mv_sff_check_status(struct ata_port *ap);
 628
 629 /* .sg_tablesize is (MV_MAX_SG_CT / 2) in the structures below
 630  * because we have to allow room for worst case splitting of
 631  * PRDs for 64K boundaries in mv_fill_sg().
 632  */
 633 static struct scsi_host_template mv5_sht = {
 634         ATA_BASE_SHT(DRV_NAME),
 635         .sg_tablesize           = MV_MAX_SG_CT / 2,
 636         .dma_boundary           = MV_DMA_BOUNDARY,
 637 };
 638
 639 static struct scsi_host_template mv6_sht = {
 640         ATA_NCQ_SHT(DRV_NAME),
 641         .can_queue              = MV_MAX_Q_DEPTH - 1,
 642         .sg_tablesize           = MV_MAX_SG_CT / 2,
 643         .dma_boundary           = MV_DMA_BOUNDARY,
 644 };
 645
 646 static struct ata_port_operations mv5_ops = {
 647         .inherits               = &ata_sff_port_ops,
 648
 649         .lost_interrupt         = ATA_OP_NULL,
 650
 651         .qc_defer               = mv_qc_defer,
 652         .qc_prep                = mv_qc_prep,
 653         .qc_issue               = mv_qc_issue,
 654
 655         .freeze                 = mv_eh_freeze,
 656         .thaw                   = mv_eh_thaw,
 657         .hardreset              = mv_hardreset,
 658         .error_handler          = ata_std_error_handler, /* avoid SFF EH */
 659         .post_internal_cmd      = ATA_OP_NULL,
 660
 661         .scr_read               = mv5_scr_read,
 662         .scr_write              = mv5_scr_write,
 663
 664         .port_start             = mv_port_start,
 665         .port_stop              = mv_port_stop,
 666 };
 667
 668 static struct ata_port_operations mv6_ops = {
 669         .inherits               = &mv5_ops,
 670         .dev_config             = mv6_dev_config,
 671         .scr_read               = mv_scr_read,
 672         .scr_write              = mv_scr_write,
 673
 674         .pmp_hardreset          = mv_pmp_hardreset,
 675         .pmp_softreset          = mv_softreset,
 676         .softreset              = mv_softreset,
 677         .error_handler          = mv_pmp_error_handler,
 678
 679         .sff_check_status       = mv_sff_check_status,
 680         .sff_irq_clear          = mv_sff_irq_clear,
 681         .check_atapi_dma        = mv_check_atapi_dma,
 682         .bmdma_setup            = mv_bmdma_setup,
 683         .bmdma_start            = mv_bmdma_start,
 684         .bmdma_stop             = mv_bmdma_stop,
 685         .bmdma_status           = mv_bmdma_status,
 686 };
 687
 688 static struct ata_port_operations mv_iie_ops = {
 689         .inherits               = &mv6_ops,
 690         .dev_config             = ATA_OP_NULL,
 691         .qc_prep                = mv_qc_prep_iie,
 692 };
 693
 694 static const struct ata_port_info mv_port_info[] = {
 695         {  /* chip_504x */
 696                 .flags          = MV_GEN_I_FLAGS,
 697                 .pio_mask       = ATA_PIO4,
 698                 .udma_mask      = ATA_UDMA6,
 699                 .port_ops       = &mv5_ops,
 700         },
 701         {  /* chip_508x */
 702                 .flags          = MV_GEN_I_FLAGS | MV_FLAG_DUAL_HC,
 703                 .pio_mask       = ATA_PIO4,
 704                 .udma_mask      = ATA_UDMA6,
 705                 .port_ops       = &mv5_ops,
 706         },
 707         {  /* chip_5080 */
 708                 .flags          = MV_GEN_I_FLAGS | MV_FLAG_DUAL_HC,
 709                 .pio_mask       = ATA_PIO4,
 710                 .udma_mask      = ATA_UDMA6,
 711                 .port_ops       = &mv5_ops,
 712         },
 713         {  /* chip_604x */
 714                 .flags          = MV_GEN_II_FLAGS,
 715                 .pio_mask       = ATA_PIO4,
 716                 .udma_mask      = ATA_UDMA6,
 717                 .port_ops       = &mv6_ops,
 718         },
 719         {  /* chip_608x */
 720                 .flags          = MV_GEN_II_FLAGS | MV_FLAG_DUAL_HC,
 721                 .pio_mask       = ATA_PIO4,
 722                 .udma_mask      = ATA_UDMA6,
 723                 .port_ops       = &mv6_ops,
 724         },
 725         {  /* chip_6042 */
 726                 .flags          = MV_GEN_IIE_FLAGS,
 727                 .pio_mask       = ATA_PIO4,
 728                 .udma_mask      = ATA_UDMA6,
 729                 .port_ops       = &mv_iie_ops,
 730         },
 731         {  /* chip_7042 */
 732                 .flags          = MV_GEN_IIE_FLAGS,
 733                 .pio_mask       = ATA_PIO4,
 734                 .udma_mask      = ATA_UDMA6,
 735                 .port_ops       = &mv_iie_ops,
 736         },
 737         {  /* chip_soc */
 738                 .flags          = MV_GEN_IIE_FLAGS,
 739                 .pio_mask       = ATA_PIO4,
 740                 .udma_mask      = ATA_UDMA6,
 741                 .port_ops       = &mv_iie_ops,
 742         },
 743 };
 744
 745 static const struct pci_device_id mv_pci_tbl[] = {
 746         { PCI_VDEVICE(MARVELL, 0x5040), chip_504x },
 747         { PCI_VDEVICE(MARVELL, 0x5041), chip_504x },
 748         { PCI_VDEVICE(MARVELL, 0x5080), chip_5080 },
 749         { PCI_VDEVICE(MARVELL, 0x5081), chip_508x },
 750         /* RocketRAID 1720/174x have different identifiers */
 751         { PCI_VDEVICE(TTI, 0x1720), chip_6042 },
 752         { PCI_VDEVICE(TTI, 0x1740), chip_6042 },
 753         { PCI_VDEVICE(TTI, 0x1742), chip_6042 },
 754
 755         { PCI_VDEVICE(MARVELL, 0x6040), chip_604x },
 756         { PCI_VDEVICE(MARVELL, 0x6041), chip_604x },
 757         { PCI_VDEVICE(MARVELL, 0x6042), chip_6042 },
 758         { PCI_VDEVICE(MARVELL, 0x6080), chip_608x },
 759         { PCI_VDEVICE(MARVELL, 0x6081), chip_608x },
 760
 761         { PCI_VDEVICE(ADAPTEC2, 0x0241), chip_604x },
 762
 763         /* Adaptec 1430SA */
 764         { PCI_VDEVICE(ADAPTEC2, 0x0243), chip_7042 },
 765
 766         /* Marvell 7042 support */
 767         { PCI_VDEVICE(MARVELL, 0x7042), chip_7042 },
 768
 769         /* Highpoint RocketRAID PCIe series */
 770         { PCI_VDEVICE(TTI, 0x2300), chip_7042 },
 771         { PCI_VDEVICE(TTI, 0x2310), chip_7042 },
 772
 773         { }                     /* terminate list */
 774 };
 775
 776 static const struct mv_hw_ops mv5xxx_ops = {
 777         .phy_errata             = mv5_phy_errata,
 778         .enable_leds            = mv5_enable_leds,
 779         .read_preamp            = mv5_read_preamp,
 780         .reset_hc               = mv5_reset_hc,
 781         .reset_flash            = mv5_reset_flash,
 782         .reset_bus              = mv5_reset_bus,
 783 };
 784
 785 static const struct mv_hw_ops mv6xxx_ops = {
 786         .phy_errata             = mv6_phy_errata,
 787         .enable_leds            = mv6_enable_leds,
 788         .read_preamp            = mv6_read_preamp,
 789         .reset_hc               = mv6_reset_hc,
 790         .reset_flash            = mv6_reset_flash,
 791         .reset_bus              = mv_reset_pci_bus,
 792 };
 793
 794 static const struct mv_hw_ops mv_soc_ops = {
 795         .phy_errata             = mv6_phy_errata,
 796         .enable_leds            = mv_soc_enable_leds,
 797         .read_preamp            = mv_soc_read_preamp,
 798         .reset_hc               = mv_soc_reset_hc,
 799         .reset_flash            = mv_soc_reset_flash,
 800         .reset_bus              = mv_soc_reset_bus,
 801 };
 802
 803 /*
 804  * Functions
 805  */
 806
 807 static inline void writelfl(unsigned long data, void __iomem *addr)
 808 {
 809         writel(data, addr);
 810         (void) readl(addr);     /* flush to avoid PCI posted write */
 811 }
 812
 813 static inline unsigned int mv_hc_from_port(unsigned int port)
 814 {
 815         return port >> MV_PORT_HC_SHIFT;
 816 }
 817
 818 static inline unsigned int mv_hardport_from_port(unsigned int port)
 819 {
 820         return port & MV_PORT_MASK;
 821 }
 822
 823 /*
 824  * Consolidate some rather tricky bit shift calculations.
 825  * This is hot-path stuff, so not a function.
 826  * Simple code, with two return values, so macro rather than inline.
 827  *
 828  * port is the sole input, in range 0..7.
 829  * shift is one output, for use with main_irq_cause / main_irq_mask registers.
 830  * hardport is the other output, in range 0..3.
 831  *
 832  * Note that port and hardport may be the same variable in some cases.
 833  */
 834 #define MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport)    \
 835 {                                                               \
 836         shift    = mv_hc_from_port(port) * HC_SHIFT;            \
 837         hardport = mv_hardport_from_port(port);                 \
 838         shift   += hardport * 2;                                \
 839 }
 840
 841 static inline void __iomem *mv_hc_base(void __iomem *base, unsigned int hc)
 842 {
 843         return (base + MV_SATAHC0_REG_BASE + (hc * MV_SATAHC_REG_SZ));
 844 }
 845
 846 static inline void __iomem *mv_hc_base_from_port(void __iomem *base,
 847                                                  unsigned int port)
 848 {
 849         return mv_hc_base(base, mv_hc_from_port(port));
 850 }
 851
 852 static inline void __iomem *mv_port_base(void __iomem *base, unsigned int port)
 853 {
 854         return  mv_hc_base_from_port(base, port) +
 855                 MV_SATAHC_ARBTR_REG_SZ +
 856                 (mv_hardport_from_port(port) * MV_PORT_REG_SZ);
 857 }
 858
 859 static void __iomem *mv5_phy_base(void __iomem *mmio, unsigned int port)
 860 {
 861         void __iomem *hc_mmio = mv_hc_base_from_port(mmio, port);
 862         unsigned long ofs = (mv_hardport_from_port(port) + 1) * 0x100UL;
 863
 864         return hc_mmio + ofs;
 865 }
 866
 867 static inline void __iomem *mv_host_base(struct ata_host *host)
 868 {
 869         struct mv_host_priv *hpriv = host->private_data;
 870         return hpriv->base;
 871 }
 872
 873 static inline void __iomem *mv_ap_base(struct ata_port *ap)
 874 {
 875         return mv_port_base(mv_host_base(ap->host), ap->port_no);
 876 }
 877
 878 static inline int mv_get_hc_count(unsigned long port_flags)
 879 {
 880         return ((port_flags & MV_FLAG_DUAL_HC) ? 2 : 1);
 881 }
 882
 883 /**
 884  *      mv_save_cached_regs - (re-)initialize cached port registers
 885  *      @ap: the port whose registers we are caching
 886  *
 887  *      Initialize the local cache of port registers,
 888  *      so that reading them over and over again can
 889  *      be avoided on the hotter paths of this driver.
 890  *      This saves a few microseconds each time we switch
 891  *      to/from EDMA mode to perform (eg.) a drive cache flush.
 892  */
 893 static void mv_save_cached_regs(struct ata_port *ap)
 894 {
 895         void __iomem *port_mmio = mv_ap_base(ap);
 896         struct mv_port_priv *pp = ap->private_data;
 897
 898         pp->cached.fiscfg = readl(port_mmio + FISCFG_OFS);
 899         pp->cached.ltmode = readl(port_mmio + LTMODE_OFS);
 900         pp->cached.haltcond = readl(port_mmio + EDMA_HALTCOND_OFS);
 901         pp->cached.unknown_rsvd = readl(port_mmio + EDMA_UNKNOWN_RSVD_OFS);
 902 }
 903
 904 /**
 905  *      mv_write_cached_reg - write to a cached port register
 906  *      @addr: hardware address of the register
 907  *      @old: pointer to cached value of the register
 908  *      @new: new value for the register
 909  *
 910  *      Write a new value to a cached register,
 911  *      but only if the value is different from before.
 912  */
 913 static inline void mv_write_cached_reg(void __iomem *addr, u32 *old, u32 new)
 914 {
 915         if (new != *old) {
 916                 *old = new;
 917                 writel(new, addr);
 918         }
 919 }
 920
 921 static void mv_set_edma_ptrs(void __iomem *port_mmio,
 922                              struct mv_host_priv *hpriv,
 923                              struct mv_port_priv *pp)
 924 {
 925         u32 index;
 926
 927         /*
 928          * initialize request queue
 929          */
 930         pp->req_idx &= MV_MAX_Q_DEPTH_MASK;     /* paranoia */
 931         index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
 932
 933         WARN_ON(pp->crqb_dma & 0x3ff);
 934         writel((pp->crqb_dma >> 16) >> 16, port_mmio + EDMA_REQ_Q_BASE_HI_OFS);
 935         writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | index,
 936                  port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
 937         writelfl(index, port_mmio + EDMA_REQ_Q_OUT_PTR_OFS);
 938
 939         /*
 940          * initialize response queue
 941          */
 942         pp->resp_idx &= MV_MAX_Q_DEPTH_MASK;    /* paranoia */
 943         index = pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT;
 944
 945         WARN_ON(pp->crpb_dma & 0xff);
 946         writel((pp->crpb_dma >> 16) >> 16, port_mmio + EDMA_RSP_Q_BASE_HI_OFS);
 947         writelfl(index, port_mmio + EDMA_RSP_Q_IN_PTR_OFS);
 948         writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) | index,
 949                  port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
 950 }
 951
 952 static void mv_write_main_irq_mask(u32 mask, struct mv_host_priv *hpriv)
 953 {
 954         /*
 955          * When writing to the main_irq_mask in hardware,
 956          * we must ensure exclusivity between the interrupt coalescing bits
 957          * and the corresponding individual port DONE_IRQ bits.
 958          *
 959          * Note that this register is really an "IRQ enable" register,
 960          * not an "IRQ mask" register as Marvell's naming might suggest.
 961          */
 962         if (mask & (ALL_PORTS_COAL_DONE | PORTS_0_3_COAL_DONE))
 963                 mask &= ~DONE_IRQ_0_3;
 964         if (mask & (ALL_PORTS_COAL_DONE | PORTS_4_7_COAL_DONE))
 965                 mask &= ~DONE_IRQ_4_7;
 966         writelfl(mask, hpriv->main_irq_mask_addr);
 967 }
 968
 969 static void mv_set_main_irq_mask(struct ata_host *host,
 970                                  u32 disable_bits, u32 enable_bits)
 971 {
 972         struct mv_host_priv *hpriv = host->private_data;
 973         u32 old_mask, new_mask;
 974
 975         old_mask = hpriv->main_irq_mask;
 976         new_mask = (old_mask & ~disable_bits) | enable_bits;
 977         if (new_mask != old_mask) {
 978                 hpriv->main_irq_mask = new_mask;
 979                 mv_write_main_irq_mask(new_mask, hpriv);
 980         }
 981 }
 982
 983 static void mv_enable_port_irqs(struct ata_port *ap,
 984                                      unsigned int port_bits)
 985 {
 986         unsigned int shift, hardport, port = ap->port_no;
 987         u32 disable_bits, enable_bits;
 988
 989         MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
 990
 991         disable_bits = (DONE_IRQ | ERR_IRQ) << shift;
 992         enable_bits  = port_bits << shift;
 993         mv_set_main_irq_mask(ap->host, disable_bits, enable_bits);
 994 }
 995
 996 static void mv_clear_and_enable_port_irqs(struct ata_port *ap,
 997                                           void __iomem *port_mmio,
 998                                           unsigned int port_irqs)
 999 {
1000         struct mv_host_priv *hpriv = ap->host->private_data;
1001         int hardport = mv_hardport_from_port(ap->port_no);
1002         void __iomem *hc_mmio = mv_hc_base_from_port(
1003                                 mv_host_base(ap->host), ap->port_no);
1004         u32 hc_irq_cause;
1005
1006         /* clear EDMA event indicators, if any */
1007         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1008
1009         /* clear pending irq events */
1010         hc_irq_cause = ~((DEV_IRQ | DMA_IRQ) << hardport);
1011         writelfl(hc_irq_cause, hc_mmio + HC_IRQ_CAUSE_OFS);
1012
1013         /* clear FIS IRQ Cause */
1014         if (IS_GEN_IIE(hpriv))
1015                 writelfl(0, port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
1016
1017         mv_enable_port_irqs(ap, port_irqs);
1018 }
1019
1020 static void mv_set_irq_coalescing(struct ata_host *host,
1021                                   unsigned int count, unsigned int usecs)
1022 {
1023         struct mv_host_priv *hpriv = host->private_data;
1024         void __iomem *mmio = hpriv->base, *hc_mmio;
1025         u32 coal_enable = 0;
1026         unsigned long flags;
1027         unsigned int clks, is_dual_hc = hpriv->n_ports > MV_PORTS_PER_HC;
1028         const u32 coal_disable = PORTS_0_3_COAL_DONE | PORTS_4_7_COAL_DONE |
1029                                                         ALL_PORTS_COAL_DONE;
1030
1031         /* Disable IRQ coalescing if either threshold is zero */
1032         if (!usecs || !count) {
1033                 clks = count = 0;
1034         } else {
1035                 /* Respect maximum limits of the hardware */
1036                 clks = usecs * COAL_CLOCKS_PER_USEC;
1037                 if (clks > MAX_COAL_TIME_THRESHOLD)
1038                         clks = MAX_COAL_TIME_THRESHOLD;
1039                 if (count > MAX_COAL_IO_COUNT)
1040                         count = MAX_COAL_IO_COUNT;
1041         }
1042
1043         spin_lock_irqsave(&host->lock, flags);
1044         mv_set_main_irq_mask(host, coal_disable, 0);
1045
1046         if (is_dual_hc && !IS_GEN_I(hpriv)) {
1047                 /*
1048                  * GEN_II/GEN_IIE with dual host controllers:
1049                  * one set of global thresholds for the entire chip.
1050                  */
1051                 writel(clks,  mmio + MV_IRQ_COAL_TIME_THRESHOLD);
1052                 writel(count, mmio + MV_IRQ_COAL_IO_THRESHOLD);
1053                 /* clear leftover coal IRQ bit */
1054                 writel(~ALL_PORTS_COAL_IRQ, mmio + MV_IRQ_COAL_CAUSE);
1055                 if (count)
1056                         coal_enable = ALL_PORTS_COAL_DONE;
1057                 clks = count = 0; /* force clearing of regular regs below */
1058         }
1059
1060         /*
1061          * All chips: independent thresholds for each HC on the chip.
1062          */
1063         hc_mmio = mv_hc_base_from_port(mmio, 0);
1064         writel(clks,  hc_mmio + HC_IRQ_COAL_TIME_THRESHOLD_OFS);
1065         writel(count, hc_mmio + HC_IRQ_COAL_IO_THRESHOLD_OFS);
1066         writel(~HC_COAL_IRQ, hc_mmio + HC_IRQ_CAUSE_OFS);
1067         if (count)
1068                 coal_enable |= PORTS_0_3_COAL_DONE;
1069         if (is_dual_hc) {
1070                 hc_mmio = mv_hc_base_from_port(mmio, MV_PORTS_PER_HC);
1071                 writel(clks,  hc_mmio + HC_IRQ_COAL_TIME_THRESHOLD_OFS);
1072                 writel(count, hc_mmio + HC_IRQ_COAL_IO_THRESHOLD_OFS);
1073                 writel(~HC_COAL_IRQ, hc_mmio + HC_IRQ_CAUSE_OFS);
1074                 if (count)
1075                         coal_enable |= PORTS_4_7_COAL_DONE;
1076         }
1077
1078         mv_set_main_irq_mask(host, 0, coal_enable);
1079         spin_unlock_irqrestore(&host->lock, flags);
1080 }
1081
1082 /**
1083  *      mv_start_edma - Enable eDMA engine
1084  *      @base: port base address
1085  *      @pp: port private data
1086  *
1087  *      Verify the local cache of the eDMA state is accurate with a
1088  *      WARN_ON.
1089  *
1090  *      LOCKING:
1091  *      Inherited from caller.
1092  */
1093 static void mv_start_edma(struct ata_port *ap, void __iomem *port_mmio,
1094                          struct mv_port_priv *pp, u8 protocol)
1095 {
1096         int want_ncq = (protocol == ATA_PROT_NCQ);
1097
1098         if (pp->pp_flags & MV_PP_FLAG_EDMA_EN) {
1099                 int using_ncq = ((pp->pp_flags & MV_PP_FLAG_NCQ_EN) != 0);
1100                 if (want_ncq != using_ncq)
1101                         mv_stop_edma(ap);
1102         }
1103         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN)) {
1104                 struct mv_host_priv *hpriv = ap->host->private_data;
1105
1106                 mv_edma_cfg(ap, want_ncq, 1);
1107
1108                 mv_set_edma_ptrs(port_mmio, hpriv, pp);
1109                 mv_clear_and_enable_port_irqs(ap, port_mmio, DONE_IRQ|ERR_IRQ);
1110
1111                 writelfl(EDMA_EN, port_mmio + EDMA_CMD_OFS);
1112                 pp->pp_flags |= MV_PP_FLAG_EDMA_EN;
1113         }
1114 }
1115
1116 static void mv_wait_for_edma_empty_idle(struct ata_port *ap)
1117 {
1118         void __iomem *port_mmio = mv_ap_base(ap);
1119         const u32 empty_idle = (EDMA_STATUS_CACHE_EMPTY | EDMA_STATUS_IDLE);
1120         const int per_loop = 5, timeout = (15 * 1000 / per_loop);
1121         int i;
1122
1123         /*
1124          * Wait for the EDMA engine to finish transactions in progress.
1125          * No idea what a good "timeout" value might be, but measurements
1126          * indicate that it often requires hundreds of microseconds
1127          * with two drives in-use.  So we use the 15msec value above
1128          * as a rough guess at what even more drives might require.
1129          */
1130         for (i = 0; i < timeout; ++i) {
1131                 u32 edma_stat = readl(port_mmio + EDMA_STATUS_OFS);
1132                 if ((edma_stat & empty_idle) == empty_idle)
1133                         break;
1134                 udelay(per_loop);
1135         }
1136         /* ata_port_printk(ap, KERN_INFO, "%s: %u+ usecs\n", __func__, i); */
1137 }
1138
1139 /**
1140  *      mv_stop_edma_engine - Disable eDMA engine
1141  *      @port_mmio: io base address
1142  *
1143  *      LOCKING:
1144  *      Inherited from caller.
1145  */
1146 static int mv_stop_edma_engine(void __iomem *port_mmio)
1147 {
1148         int i;
1149
1150         /* Disable eDMA.  The disable bit auto clears. */
1151         writelfl(EDMA_DS, port_mmio + EDMA_CMD_OFS);
1152
1153         /* Wait for the chip to confirm eDMA is off. */
1154         for (i = 10000; i > 0; i--) {
1155                 u32 reg = readl(port_mmio + EDMA_CMD_OFS);
1156                 if (!(reg & EDMA_EN))
1157                         return 0;
1158                 udelay(10);
1159         }
1160         return -EIO;
1161 }
1162
1163 static int mv_stop_edma(struct ata_port *ap)
1164 {
1165         void __iomem *port_mmio = mv_ap_base(ap);
1166         struct mv_port_priv *pp = ap->private_data;
1167         int err = 0;
1168
1169         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN))
1170                 return 0;
1171         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1172         mv_wait_for_edma_empty_idle(ap);
1173         if (mv_stop_edma_engine(port_mmio)) {
1174                 ata_port_printk(ap, KERN_ERR, "Unable to stop eDMA\n");
1175                 err = -EIO;
1176         }
1177         mv_edma_cfg(ap, 0, 0);
1178         return err;
1179 }
1180
1181 #ifdef ATA_DEBUG
1182 static void mv_dump_mem(void __iomem *start, unsigned bytes)
1183 {
1184         int b, w;
1185         for (b = 0; b < bytes; ) {
1186                 DPRINTK("%p: ", start + b);
1187                 for (w = 0; b < bytes && w < 4; w++) {
1188                         printk("%08x ", readl(start + b));
1189                         b += sizeof(u32);
1190                 }
1191                 printk("\n");
1192         }
1193 }
1194 #endif
1195
1196 static void mv_dump_pci_cfg(struct pci_dev *pdev, unsigned bytes)
1197 {
1198 #ifdef ATA_DEBUG
1199         int b, w;
1200         u32 dw;
1201         for (b = 0; b < bytes; ) {
1202                 DPRINTK("%02x: ", b);
1203                 for (w = 0; b < bytes && w < 4; w++) {
1204                         (void) pci_read_config_dword(pdev, b, &dw);
1205                         printk("%08x ", dw);
1206                         b += sizeof(u32);
1207                 }
1208                 printk("\n");
1209         }
1210 #endif
1211 }
1212 static void mv_dump_all_regs(void __iomem *mmio_base, int port,
1213                              struct pci_dev *pdev)
1214 {
1215 #ifdef ATA_DEBUG
1216         void __iomem *hc_base = mv_hc_base(mmio_base,
1217                                            port >> MV_PORT_HC_SHIFT);
1218         void __iomem *port_base;
1219         int start_port, num_ports, p, start_hc, num_hcs, hc;
1220
1221         if (0 > port) {
1222                 start_hc = start_port = 0;
1223                 num_ports = 8;          /* shld be benign for 4 port devs */
1224                 num_hcs = 2;
1225         } else {
1226                 start_hc = port >> MV_PORT_HC_SHIFT;
1227                 start_port = port;
1228                 num_ports = num_hcs = 1;
1229         }
1230         DPRINTK("All registers for port(s) %u-%u:\n", start_port,
1231                 num_ports > 1 ? num_ports - 1 : start_port);
1232
1233         if (NULL != pdev) {
1234                 DPRINTK("PCI config space regs:\n");
1235                 mv_dump_pci_cfg(pdev, 0x68);
1236         }
1237         DPRINTK("PCI regs:\n");
1238         mv_dump_mem(mmio_base+0xc00, 0x3c);
1239         mv_dump_mem(mmio_base+0xd00, 0x34);
1240         mv_dump_mem(mmio_base+0xf00, 0x4);
1241         mv_dump_mem(mmio_base+0x1d00, 0x6c);
1242         for (hc = start_hc; hc < start_hc + num_hcs; hc++) {
1243                 hc_base = mv_hc_base(mmio_base, hc);
1244                 DPRINTK("HC regs (HC %i):\n", hc);
1245                 mv_dump_mem(hc_base, 0x1c);
1246         }
1247         for (p = start_port; p < start_port + num_ports; p++) {
1248                 port_base = mv_port_base(mmio_base, p);
1249                 DPRINTK("EDMA regs (port %i):\n", p);
1250                 mv_dump_mem(port_base, 0x54);
1251                 DPRINTK("SATA regs (port %i):\n", p);
1252                 mv_dump_mem(port_base+0x300, 0x60);
1253         }
1254 #endif
1255 }
1256
1257 static unsigned int mv_scr_offset(unsigned int sc_reg_in)
1258 {
1259         unsigned int ofs;
1260
1261         switch (sc_reg_in) {
1262         case SCR_STATUS:
1263         case SCR_CONTROL:
1264         case SCR_ERROR:
1265                 ofs = SATA_STATUS_OFS + (sc_reg_in * sizeof(u32));
1266                 break;
1267         case SCR_ACTIVE:
1268                 ofs = SATA_ACTIVE_OFS;   /* active is not with the others */
1269                 break;
1270         default:
1271                 ofs = 0xffffffffU;
1272                 break;
1273         }
1274         return ofs;
1275 }
1276
1277 static int mv_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val)
1278 {
1279         unsigned int ofs = mv_scr_offset(sc_reg_in);
1280
1281         if (ofs != 0xffffffffU) {
1282                 *val = readl(mv_ap_base(link->ap) + ofs);
1283                 return 0;
1284         } else
1285                 return -EINVAL;
1286 }
1287
1288 static int mv_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val)
1289 {
1290         unsigned int ofs = mv_scr_offset(sc_reg_in);
1291
1292         if (ofs != 0xffffffffU) {
1293                 writelfl(val, mv_ap_base(link->ap) + ofs);
1294                 return 0;
1295         } else
1296                 return -EINVAL;
1297 }
1298
1299 static void mv6_dev_config(struct ata_device *adev)
1300 {
1301         /*
1302          * Deal with Gen-II ("mv6") hardware quirks/restrictions:
1303          *
1304          * Gen-II does not support NCQ over a port multiplier
1305          *  (no FIS-based switching).
1306          */
1307         if (adev->flags & ATA_DFLAG_NCQ) {
1308                 if (sata_pmp_attached(adev->link->ap)) {
1309                         adev->flags &= ~ATA_DFLAG_NCQ;
1310                         ata_dev_printk(adev, KERN_INFO,
1311                                 "NCQ disabled for command-based switching\n");
1312                 }
1313         }
1314 }
1315
1316 static int mv_qc_defer(struct ata_queued_cmd *qc)
1317 {
1318         struct ata_link *link = qc->dev->link;
1319         struct ata_port *ap = link->ap;
1320         struct mv_port_priv *pp = ap->private_data;
1321
1322         /*
1323          * Don't allow new commands if we're in a delayed EH state
1324          * for NCQ and/or FIS-based switching.
1325          */
1326         if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH)
1327                 return ATA_DEFER_PORT;
1328         /*
1329          * If the port is completely idle, then allow the new qc.
1330          */
1331         if (ap->nr_active_links == 0)
1332                 return 0;
1333
1334         /*
1335          * The port is operating in host queuing mode (EDMA) with NCQ
1336          * enabled, allow multiple NCQ commands.  EDMA also allows
1337          * queueing multiple DMA commands but libata core currently
1338          * doesn't allow it.
1339          */
1340         if ((pp->pp_flags & MV_PP_FLAG_EDMA_EN) &&
1341             (pp->pp_flags & MV_PP_FLAG_NCQ_EN) && ata_is_ncq(qc->tf.protocol))
1342                 return 0;
1343
1344         return ATA_DEFER_PORT;
1345 }
1346
1347 static void mv_config_fbs(struct ata_port *ap, int want_ncq, int want_fbs)
1348 {
1349         struct mv_port_priv *pp = ap->private_data;
1350         void __iomem *port_mmio;
1351
1352         u32 fiscfg,   *old_fiscfg   = &pp->cached.fiscfg;
1353         u32 ltmode,   *old_ltmode   = &pp->cached.ltmode;
1354         u32 haltcond, *old_haltcond = &pp->cached.haltcond;
1355
1356         ltmode   = *old_ltmode & ~LTMODE_BIT8;
1357         haltcond = *old_haltcond | EDMA_ERR_DEV;
1358
1359         if (want_fbs) {
1360                 fiscfg = *old_fiscfg | FISCFG_SINGLE_SYNC;
1361                 ltmode = *old_ltmode | LTMODE_BIT8;
1362                 if (want_ncq)
1363                         haltcond &= ~EDMA_ERR_DEV;
1364                 else
1365                         fiscfg |=  FISCFG_WAIT_DEV_ERR;
1366         } else {
1367                 fiscfg = *old_fiscfg & ~(FISCFG_SINGLE_SYNC | FISCFG_WAIT_DEV_ERR);
1368         }
1369
1370         port_mmio = mv_ap_base(ap);
1371         mv_write_cached_reg(port_mmio + FISCFG_OFS, old_fiscfg, fiscfg);
1372         mv_write_cached_reg(port_mmio + LTMODE_OFS, old_ltmode, ltmode);
1373         mv_write_cached_reg(port_mmio + EDMA_HALTCOND_OFS, old_haltcond, haltcond);
1374 }
1375
1376 static void mv_60x1_errata_sata25(struct ata_port *ap, int want_ncq)
1377 {
1378         struct mv_host_priv *hpriv = ap->host->private_data;
1379         u32 old, new;
1380
1381         /* workaround for 88SX60x1 FEr SATA#25 (part 1) */
1382         old = readl(hpriv->base + MV_GPIO_PORT_CTL_OFS);
1383         if (want_ncq)
1384                 new = old | (1 << 22);
1385         else
1386                 new = old & ~(1 << 22);
1387         if (new != old)
1388                 writel(new, hpriv->base + MV_GPIO_PORT_CTL_OFS);
1389 }
1390
1391 /**
1392  *      mv_bmdma_enable - set a magic bit on GEN_IIE to allow bmdma
1393  *      @ap: Port being initialized
1394  *
1395  *      There are two DMA modes on these chips:  basic DMA, and EDMA.
1396  *
1397  *      Bit-0 of the "EDMA RESERVED" register enables/disables use
1398  *      of basic DMA on the GEN_IIE versions of the chips.
1399  *
1400  *      This bit survives EDMA resets, and must be set for basic DMA
1401  *      to function, and should be cleared when EDMA is active.
1402  */
1403 static void mv_bmdma_enable_iie(struct ata_port *ap, int enable_bmdma)
1404 {
1405         struct mv_port_priv *pp = ap->private_data;
1406         u32 new, *old = &pp->cached.unknown_rsvd;
1407
1408         if (enable_bmdma)
1409                 new = *old | 1;
1410         else
1411                 new = *old & ~1;
1412         mv_write_cached_reg(mv_ap_base(ap) + EDMA_UNKNOWN_RSVD_OFS, old, new);
1413 }
1414
1415 /*
1416  * SOC chips have an issue whereby the HDD LEDs don't always blink
1417  * during I/O when NCQ is enabled. Enabling a special "LED blink" mode
1418  * of the SOC takes care of it, generating a steady blink rate when
1419  * any drive on the chip is active.
1420  *
1421  * Unfortunately, the blink mode is a global hardware setting for the SOC,
1422  * so we must use it whenever at least one port on the SOC has NCQ enabled.
1423  *
1424  * We turn "LED blink" off when NCQ is not in use anywhere, because the normal
1425  * LED operation works then, and provides better (more accurate) feedback.
1426  *
1427  * Note that this code assumes that an SOC never has more than one HC onboard.
1428  */
1429 static void mv_soc_led_blink_enable(struct ata_port *ap)
1430 {
1431         struct ata_host *host = ap->host;
1432         struct mv_host_priv *hpriv = host->private_data;
1433         void __iomem *hc_mmio;
1434         u32 led_ctrl;
1435
1436         if (hpriv->hp_flags & MV_HP_QUIRK_LED_BLINK_EN)
1437                 return;
1438         hpriv->hp_flags |= MV_HP_QUIRK_LED_BLINK_EN;
1439         hc_mmio = mv_hc_base_from_port(mv_host_base(host), ap->port_no);
1440         led_ctrl = readl(hc_mmio + SOC_LED_CTRL_OFS);
1441         writel(led_ctrl | SOC_LED_CTRL_BLINK, hc_mmio + SOC_LED_CTRL_OFS);
1442 }
1443
1444 static void mv_soc_led_blink_disable(struct ata_port *ap)
1445 {
1446         struct ata_host *host = ap->host;
1447         struct mv_host_priv *hpriv = host->private_data;
1448         void __iomem *hc_mmio;
1449         u32 led_ctrl;
1450         unsigned int port;
1451
1452         if (!(hpriv->hp_flags & MV_HP_QUIRK_LED_BLINK_EN))
1453                 return;
1454
1455         /* disable led-blink only if no ports are using NCQ */
1456         for (port = 0; port < hpriv->n_ports; port++) {
1457                 struct ata_port *this_ap = host->ports[port];
1458                 struct mv_port_priv *pp = this_ap->private_data;
1459
1460                 if (pp->pp_flags & MV_PP_FLAG_NCQ_EN)
1461                         return;
1462         }
1463
1464         hpriv->hp_flags &= ~MV_HP_QUIRK_LED_BLINK_EN;
1465         hc_mmio = mv_hc_base_from_port(mv_host_base(host), ap->port_no);
1466         led_ctrl = readl(hc_mmio + SOC_LED_CTRL_OFS);
1467         writel(led_ctrl & ~SOC_LED_CTRL_BLINK, hc_mmio + SOC_LED_CTRL_OFS);
1468 }
1469
1470 static void mv_edma_cfg(struct ata_port *ap, int want_ncq, int want_edma)
1471 {
1472         u32 cfg;
1473         struct mv_port_priv *pp    = ap->private_data;
1474         struct mv_host_priv *hpriv = ap->host->private_data;
1475         void __iomem *port_mmio    = mv_ap_base(ap);
1476
1477         /* set up non-NCQ EDMA configuration */
1478         cfg = EDMA_CFG_Q_DEPTH;         /* always 0x1f for *all* chips */
1479         pp->pp_flags &=
1480           ~(MV_PP_FLAG_FBS_EN | MV_PP_FLAG_NCQ_EN | MV_PP_FLAG_FAKE_ATA_BUSY);
1481
1482         if (IS_GEN_I(hpriv))
1483                 cfg |= (1 << 8);        /* enab config burst size mask */
1484
1485         else if (IS_GEN_II(hpriv)) {
1486                 cfg |= EDMA_CFG_RD_BRST_EXT | EDMA_CFG_WR_BUFF_LEN;
1487                 mv_60x1_errata_sata25(ap, want_ncq);
1488
1489         } else if (IS_GEN_IIE(hpriv)) {
1490                 int want_fbs = sata_pmp_attached(ap);
1491                 /*
1492                  * Possible future enhancement:
1493                  *
1494                  * The chip can use FBS with non-NCQ, if we allow it,
1495                  * But first we need to have the error handling in place
1496                  * for this mode (datasheet section 7.3.15.4.2.3).
1497                  * So disallow non-NCQ FBS for now.
1498                  */
1499                 want_fbs &= want_ncq;
1500
1501                 mv_config_fbs(ap, want_ncq, want_fbs);
1502
1503                 if (want_fbs) {
1504                         pp->pp_flags |= MV_PP_FLAG_FBS_EN;
1505                         cfg |= EDMA_CFG_EDMA_FBS; /* FIS-based switching */
1506                 }
1507
1508                 cfg |= (1 << 23);       /* do not mask PM field in rx'd FIS */
1509                 if (want_edma) {
1510                         cfg |= (1 << 22); /* enab 4-entry host queue cache */
1511                         if (!IS_SOC(hpriv))
1512                                 cfg |= (1 << 18); /* enab early completion */
1513                 }
1514                 if (hpriv->hp_flags & MV_HP_CUT_THROUGH)
1515                         cfg |= (1 << 17); /* enab cut-thru (dis stor&forwrd) */
1516                 mv_bmdma_enable_iie(ap, !want_edma);
1517
1518                 if (IS_SOC(hpriv)) {
1519                         if (want_ncq)
1520                                 mv_soc_led_blink_enable(ap);
1521                         else
1522                                 mv_soc_led_blink_disable(ap);
1523                 }
1524         }
1525
1526         if (want_ncq) {
1527                 cfg |= EDMA_CFG_NCQ;
1528                 pp->pp_flags |=  MV_PP_FLAG_NCQ_EN;
1529         }
1530
1531         writelfl(cfg, port_mmio + EDMA_CFG_OFS);
1532 }
1533
1534 static void mv_port_free_dma_mem(struct ata_port *ap)
1535 {
1536         struct mv_host_priv *hpriv = ap->host->private_data;
1537         struct mv_port_priv *pp = ap->private_data;
1538         int tag;
1539
1540         if (pp->crqb) {
1541                 dma_pool_free(hpriv->crqb_pool, pp->crqb, pp->crqb_dma);
1542                 pp->crqb = NULL;
1543         }
1544         if (pp->crpb) {
1545                 dma_pool_free(hpriv->crpb_pool, pp->crpb, pp->crpb_dma);
1546                 pp->crpb = NULL;
1547         }
1548         /*
1549          * For GEN_I, there's no NCQ, so we have only a single sg_tbl.
1550          * For later hardware, we have one unique sg_tbl per NCQ tag.
1551          */
1552         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1553                 if (pp->sg_tbl[tag]) {
1554                         if (tag == 0 || !IS_GEN_I(hpriv))
1555                                 dma_pool_free(hpriv->sg_tbl_pool,
1556                                               pp->sg_tbl[tag],
1557                                               pp->sg_tbl_dma[tag]);
1558                         pp->sg_tbl[tag] = NULL;
1559                 }
1560         }
1561 }
1562
1563 /**
1564  *      mv_port_start - Port specific init/start routine.
1565  *      @ap: ATA channel to manipulate
1566  *
1567  *      Allocate and point to DMA memory, init port private memory,
1568  *      zero indices.
1569  *
1570  *      LOCKING:
1571  *      Inherited from caller.
1572  */
1573 static int mv_port_start(struct ata_port *ap)
1574 {
1575         struct device *dev = ap->host->dev;
1576         struct mv_host_priv *hpriv = ap->host->private_data;
1577         struct mv_port_priv *pp;
1578         unsigned long flags;
1579         int tag;
1580
1581         pp = devm_kzalloc(dev, sizeof(*pp), GFP_KERNEL);
1582         if (!pp)
1583                 return -ENOMEM;
1584         ap->private_data = pp;
1585
1586         pp->crqb = dma_pool_alloc(hpriv->crqb_pool, GFP_KERNEL, &pp->crqb_dma);
1587         if (!pp->crqb)
1588                 return -ENOMEM;
1589         memset(pp->crqb, 0, MV_CRQB_Q_SZ);
1590
1591         pp->crpb = dma_pool_alloc(hpriv->crpb_pool, GFP_KERNEL, &pp->crpb_dma);
1592         if (!pp->crpb)
1593                 goto out_port_free_dma_mem;
1594         memset(pp->crpb, 0, MV_CRPB_Q_SZ);
1595
1596         /* 6041/6081 Rev. "C0" (and newer) are okay with async notify */
1597         if (hpriv->hp_flags & MV_HP_ERRATA_60X1C0)
1598                 ap->flags |= ATA_FLAG_AN;
1599         /*
1600          * For GEN_I, there's no NCQ, so we only allocate a single sg_tbl.
1601          * For later hardware, we need one unique sg_tbl per NCQ tag.
1602          */
1603         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1604                 if (tag == 0 || !IS_GEN_I(hpriv)) {
1605                         pp->sg_tbl[tag] = dma_pool_alloc(hpriv->sg_tbl_pool,
1606                                               GFP_KERNEL, &pp->sg_tbl_dma[tag]);
1607                         if (!pp->sg_tbl[tag])
1608                                 goto out_port_free_dma_mem;
1609                 } else {
1610                         pp->sg_tbl[tag]     = pp->sg_tbl[0];
1611                         pp->sg_tbl_dma[tag] = pp->sg_tbl_dma[0];
1612                 }
1613         }
1614
1615         spin_lock_irqsave(ap->lock, flags);
1616         mv_save_cached_regs(ap);
1617         mv_edma_cfg(ap, 0, 0);
1618         spin_unlock_irqrestore(ap->lock, flags);
1619
1620         return 0;
1621
1622 out_port_free_dma_mem:
1623         mv_port_free_dma_mem(ap);
1624         return -ENOMEM;
1625 }
1626
1627 /**
1628  *      mv_port_stop - Port specific cleanup/stop routine.
1629  *      @ap: ATA channel to manipulate
1630  *
1631  *      Stop DMA, cleanup port memory.
1632  *
1633  *      LOCKING:
1634  *      This routine uses the host lock to protect the DMA stop.
1635  */
1636 static void mv_port_stop(struct ata_port *ap)
1637 {
1638         unsigned long flags;
1639
1640         spin_lock_irqsave(ap->lock, flags);
1641         mv_stop_edma(ap);
1642         mv_enable_port_irqs(ap, 0);
1643         spin_unlock_irqrestore(ap->lock, flags);
1644         mv_port_free_dma_mem(ap);
1645 }
1646
1647 /**
1648  *      mv_fill_sg - Fill out the Marvell ePRD (scatter gather) entries
1649  *      @qc: queued command whose SG list to source from
1650  *
1651  *      Populate the SG list and mark the last entry.
1652  *
1653  *      LOCKING:
1654  *      Inherited from caller.
1655  */
1656 static void mv_fill_sg(struct ata_queued_cmd *qc)
1657 {
1658         struct mv_port_priv *pp = qc->ap->private_data;
1659         struct scatterlist *sg;
1660         struct mv_sg *mv_sg, *last_sg = NULL;
1661         unsigned int si;
1662
1663         mv_sg = pp->sg_tbl[qc->tag];
1664         for_each_sg(qc->sg, sg, qc->n_elem, si) {
1665                 dma_addr_t addr = sg_dma_address(sg);
1666                 u32 sg_len = sg_dma_len(sg);
1667
1668                 while (sg_len) {
1669                         u32 offset = addr & 0xffff;
1670                         u32 len = sg_len;
1671
1672                         if (offset + len > 0x10000)
1673                                 len = 0x10000 - offset;
1674
1675                         mv_sg->addr = cpu_to_le32(addr & 0xffffffff);
1676                         mv_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
1677                         mv_sg->flags_size = cpu_to_le32(len & 0xffff);
1678                         mv_sg->reserved = 0;
1679
1680                         sg_len -= len;
1681                         addr += len;
1682
1683                         last_sg = mv_sg;
1684                         mv_sg++;
1685                 }
1686         }
1687
1688         if (likely(last_sg))
1689                 last_sg->flags_size |= cpu_to_le32(EPRD_FLAG_END_OF_TBL);
1690         mb(); /* ensure data structure is visible to the chipset */
1691 }
1692
1693 static void mv_crqb_pack_cmd(__le16 *cmdw, u8 data, u8 addr, unsigned last)
1694 {
1695         u16 tmp = data | (addr << CRQB_CMD_ADDR_SHIFT) | CRQB_CMD_CS |
1696                 (last ? CRQB_CMD_LAST : 0);
1697         *cmdw = cpu_to_le16(tmp);
1698 }
1699
1700 /**
1701  *      mv_sff_irq_clear - Clear hardware interrupt after DMA.
1702  *      @ap: Port associated with this ATA transaction.
1703  *
1704  *      We need this only for ATAPI bmdma transactions,
1705  *      as otherwise we experience spurious interrupts
1706  *      after libata-sff handles the bmdma interrupts.
1707  */
1708 static void mv_sff_irq_clear(struct ata_port *ap)
1709 {
1710         mv_clear_and_enable_port_irqs(ap, mv_ap_base(ap), ERR_IRQ);
1711 }
1712
1713 /**
1714  *      mv_check_atapi_dma - Filter ATAPI cmds which are unsuitable for DMA.
1715  *      @qc: queued command to check for chipset/DMA compatibility.
1716  *
1717  *      The bmdma engines cannot handle speculative data sizes
1718  *      (bytecount under/over flow).  So only allow DMA for
1719  *      data transfer commands with known data sizes.
1720  *
1721  *      LOCKING:
1722  *      Inherited from caller.
1723  */
1724 static int mv_check_atapi_dma(struct ata_queued_cmd *qc)
1725 {
1726         struct scsi_cmnd *scmd = qc->scsicmd;
1727
1728         if (scmd) {
1729                 switch (scmd->cmnd[0]) {
1730                 case READ_6:
1731                 case READ_10:
1732                 case READ_12:
1733                 case WRITE_6:
1734                 case WRITE_10:
1735                 case WRITE_12:
1736                 case GPCMD_READ_CD:
1737                 case GPCMD_SEND_DVD_STRUCTURE:
1738                 case GPCMD_SEND_CUE_SHEET:
1739                         return 0; /* DMA is safe */
1740                 }
1741         }
1742         return -EOPNOTSUPP; /* use PIO instead */
1743 }
1744
1745 /**
1746  *      mv_bmdma_setup - Set up BMDMA transaction
1747  *      @qc: queued command to prepare DMA for.
1748  *
1749  *      LOCKING:
1750  *      Inherited from caller.
1751  */
1752 static void mv_bmdma_setup(struct ata_queued_cmd *qc)
1753 {
1754         struct ata_port *ap = qc->ap;
1755         void __iomem *port_mmio = mv_ap_base(ap);
1756         struct mv_port_priv *pp = ap->private_data;
1757
1758         mv_fill_sg(qc);
1759
1760         /* clear all DMA cmd bits */
1761         writel(0, port_mmio + BMDMA_CMD_OFS);
1762
1763         /* load PRD table addr. */
1764         writel((pp->sg_tbl_dma[qc->tag] >> 16) >> 16,
1765                 port_mmio + BMDMA_PRD_HIGH_OFS);
1766         writelfl(pp->sg_tbl_dma[qc->tag],
1767                 port_mmio + BMDMA_PRD_LOW_OFS);
1768
1769         /* issue r/w command */
1770         ap->ops->sff_exec_command(ap, &qc->tf);
1771 }
1772
1773 /**
1774  *      mv_bmdma_start - Start a BMDMA transaction
1775  *      @qc: queued command to start DMA on.
1776  *
1777  *      LOCKING:
1778  *      Inherited from caller.
1779  */
1780 static void mv_bmdma_start(struct ata_queued_cmd *qc)
1781 {
1782         struct ata_port *ap = qc->ap;
1783         void __iomem *port_mmio = mv_ap_base(ap);
1784         unsigned int rw = (qc->tf.flags & ATA_TFLAG_WRITE);
1785         u32 cmd = (rw ? 0 : ATA_DMA_WR) | ATA_DMA_START;
1786
1787         /* start host DMA transaction */
1788         writelfl(cmd, port_mmio + BMDMA_CMD_OFS);
1789 }
1790
1791 /**
1792  *      mv_bmdma_stop - Stop BMDMA transfer
1793  *      @qc: queued command to stop DMA on.
1794  *
1795  *      Clears the ATA_DMA_START flag in the bmdma control register
1796  *
1797  *      LOCKING:
1798  *      Inherited from caller.
1799  */
1800 static void mv_bmdma_stop(struct ata_queued_cmd *qc)
1801 {
1802         struct ata_port *ap = qc->ap;
1803         void __iomem *port_mmio = mv_ap_base(ap);
1804         u32 cmd;
1805
1806         /* clear start/stop bit */
1807         cmd = readl(port_mmio + BMDMA_CMD_OFS);
1808         cmd &= ~ATA_DMA_START;
1809         writelfl(cmd, port_mmio + BMDMA_CMD_OFS);
1810
1811         /* one-PIO-cycle guaranteed wait, per spec, for HDMA1:0 transition */
1812         ata_sff_dma_pause(ap);
1813 }
1814
1815 /**
1816  *      mv_bmdma_status - Read BMDMA status
1817  *      @ap: port for which to retrieve DMA status.
1818  *
1819  *      Read and return equivalent of the sff BMDMA status register.
1820  *
1821  *      LOCKING:
1822  *      Inherited from caller.
1823  */
1824 static u8 mv_bmdma_status(struct ata_port *ap)
1825 {
1826         void __iomem *port_mmio = mv_ap_base(ap);
1827         u32 reg, status;
1828
1829         /*
1830          * Other bits are valid only if ATA_DMA_ACTIVE==0,
1831          * and the ATA_DMA_INTR bit doesn't exist.
1832          */
1833         reg = readl(port_mmio + BMDMA_STATUS_OFS);
1834         if (reg & ATA_DMA_ACTIVE)
1835                 status = ATA_DMA_ACTIVE;
1836         else
1837                 status = (reg & ATA_DMA_ERR) | ATA_DMA_INTR;
1838         return status;
1839 }
1840
1841 /**
1842  *      mv_qc_prep - Host specific command preparation.
1843  *      @qc: queued command to prepare
1844  *
1845  *      This routine simply redirects to the general purpose routine
1846  *      if command is not DMA.  Else, it handles prep of the CRQB
1847  *      (command request block), does some sanity checking, and calls
1848  *      the SG load routine.
1849  *
1850  *      LOCKING:
1851  *      Inherited from caller.
1852  */
1853 static void mv_qc_prep(struct ata_queued_cmd *qc)
1854 {
1855         struct ata_port *ap = qc->ap;
1856         struct mv_port_priv *pp = ap->private_data;
1857         __le16 *cw;
1858         struct ata_taskfile *tf;
1859         u16 flags = 0;
1860         unsigned in_index;
1861
1862         if ((qc->tf.protocol != ATA_PROT_DMA) &&
1863             (qc->tf.protocol != ATA_PROT_NCQ))
1864                 return;
1865
1866         /* Fill in command request block
1867          */
1868         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1869                 flags |= CRQB_FLAG_READ;
1870         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
1871         flags |= qc->tag << CRQB_TAG_SHIFT;
1872         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
1873
1874         /* get current queue index from software */
1875         in_index = pp->req_idx;
1876
1877         pp->crqb[in_index].sg_addr =
1878                 cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
1879         pp->crqb[in_index].sg_addr_hi =
1880                 cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
1881         pp->crqb[in_index].ctrl_flags = cpu_to_le16(flags);
1882
1883         cw = &pp->crqb[in_index].ata_cmd[0];
1884         tf = &qc->tf;
1885
1886         /* Sadly, the CRQB cannot accomodate all registers--there are
1887          * only 11 bytes...so we must pick and choose required
1888          * registers based on the command.  So, we drop feature and
1889          * hob_feature for [RW] DMA commands, but they are needed for
1890          * NCQ.  NCQ will drop hob_nsect, which is not needed there
1891          * (nsect is used only for the tag; feat/hob_feat hold true nsect).
1892          */
1893         switch (tf->command) {
1894         case ATA_CMD_READ:
1895         case ATA_CMD_READ_EXT:
1896         case ATA_CMD_WRITE:
1897         case ATA_CMD_WRITE_EXT:
1898         case ATA_CMD_WRITE_FUA_EXT:
1899                 mv_crqb_pack_cmd(cw++, tf->hob_nsect, ATA_REG_NSECT, 0);
1900                 break;
1901         case ATA_CMD_FPDMA_READ:
1902         case ATA_CMD_FPDMA_WRITE:
1903                 mv_crqb_pack_cmd(cw++, tf->hob_feature, ATA_REG_FEATURE, 0);
1904                 mv_crqb_pack_cmd(cw++, tf->feature, ATA_REG_FEATURE, 0);
1905                 break;
1906         default:
1907                 /* The only other commands EDMA supports in non-queued and
1908                  * non-NCQ mode are: [RW] STREAM DMA and W DMA FUA EXT, none
1909                  * of which are defined/used by Linux.  If we get here, this
1910                  * driver needs work.
1911                  *
1912                  * FIXME: modify libata to give qc_prep a return value and
1913                  * return error here.
1914                  */
1915                 BUG_ON(tf->command);
1916                 break;
1917         }
1918         mv_crqb_pack_cmd(cw++, tf->nsect, ATA_REG_NSECT, 0);
1919         mv_crqb_pack_cmd(cw++, tf->hob_lbal, ATA_REG_LBAL, 0);
1920         mv_crqb_pack_cmd(cw++, tf->lbal, ATA_REG_LBAL, 0);
1921         mv_crqb_pack_cmd(cw++, tf->hob_lbam, ATA_REG_LBAM, 0);
1922         mv_crqb_pack_cmd(cw++, tf->lbam, ATA_REG_LBAM, 0);
1923         mv_crqb_pack_cmd(cw++, tf->hob_lbah, ATA_REG_LBAH, 0);
1924         mv_crqb_pack_cmd(cw++, tf->lbah, ATA_REG_LBAH, 0);
1925         mv_crqb_pack_cmd(cw++, tf->device, ATA_REG_DEVICE, 0);
1926         mv_crqb_pack_cmd(cw++, tf->command, ATA_REG_CMD, 1);    /* last */
1927
1928         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1929                 return;
1930         mv_fill_sg(qc);
1931 }
1932
1933 /**
1934  *      mv_qc_prep_iie - Host specific command preparation.
1935  *      @qc: queued command to prepare
1936  *
1937  *      This routine simply redirects to the general purpose routine
1938  *      if command is not DMA.  Else, it handles prep of the CRQB
1939  *      (command request block), does some sanity checking, and calls
1940  *      the SG load routine.
1941  *
1942  *      LOCKING:
1943  *      Inherited from caller.
1944  */
1945 static void mv_qc_prep_iie(struct ata_queued_cmd *qc)
1946 {
1947         struct ata_port *ap = qc->ap;
1948         struct mv_port_priv *pp = ap->private_data;
1949         struct mv_crqb_iie *crqb;
1950         struct ata_taskfile *tf;
1951         unsigned in_index;
1952         u32 flags = 0;
1953
1954         if ((qc->tf.protocol != ATA_PROT_DMA) &&
1955             (qc->tf.protocol != ATA_PROT_NCQ))
1956                 return;
1957
1958         /* Fill in Gen IIE command request block */
1959         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1960                 flags |= CRQB_FLAG_READ;
1961
1962         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
1963         flags |= qc->tag << CRQB_TAG_SHIFT;
1964         flags |= qc->tag << CRQB_HOSTQ_SHIFT;
1965         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
1966
1967         /* get current queue index from software */
1968         in_index = pp->req_idx;
1969
1970         crqb = (struct mv_crqb_iie *) &pp->crqb[in_index];
1971         crqb->addr = cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
1972         crqb->addr_hi = cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
1973         crqb->flags = cpu_to_le32(flags);
1974
1975         tf = &qc->tf;
1976         crqb->ata_cmd[0] = cpu_to_le32(
1977                         (tf->command << 16) |
1978                         (tf->feature << 24)
1979                 );
1980         crqb->ata_cmd[1] = cpu_to_le32(
1981                         (tf->lbal << 0) |
1982                         (tf->lbam << 8) |
1983                         (tf->lbah << 16) |
1984                         (tf->device << 24)
1985                 );
1986         crqb->ata_cmd[2] = cpu_to_le32(
1987                         (tf->hob_lbal << 0) |
1988                         (tf->hob_lbam << 8) |
1989                         (tf->hob_lbah << 16) |
1990                         (tf->hob_feature << 24)
1991                 );
1992         crqb->ata_cmd[3] = cpu_to_le32(
1993                         (tf->nsect << 0) |
1994                         (tf->hob_nsect << 8)
1995                 );
1996
1997         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1998                 return;
1999         mv_fill_sg(qc);
2000 }
2001
2002 /**
2003  *      mv_sff_check_status - fetch device status, if valid
2004  *      @ap: ATA port to fetch status from
2005  *
2006  *      When using command issue via mv_qc_issue_fis(),
2007  *      the initial ATA_BUSY state does not show up in the
2008  *      ATA status (shadow) register.  This can confuse libata!
2009  *
2010  *      So we have a hook here to fake ATA_BUSY for that situation,
2011  *      until the first time a BUSY, DRQ, or ERR bit is seen.
2012  *
2013  *      The rest of the time, it simply returns the ATA status register.
2014  */
2015 static u8 mv_sff_check_status(struct ata_port *ap)
2016 {
2017         u8 stat = ioread8(ap->ioaddr.status_addr);
2018         struct mv_port_priv *pp = ap->private_data;
2019
2020         if (pp->pp_flags & MV_PP_FLAG_FAKE_ATA_BUSY) {
2021                 if (stat & (ATA_BUSY | ATA_DRQ | ATA_ERR))
2022                         pp->pp_flags &= ~MV_PP_FLAG_FAKE_ATA_BUSY;
2023                 else
2024                         stat = ATA_BUSY;
2025         }
2026         return stat;
2027 }
2028
2029 /**
2030  *      mv_send_fis - Send a FIS, using the "Vendor-Unique FIS" register
2031  *      @fis: fis to be sent
2032  *      @nwords: number of 32-bit words in the fis
2033  */
2034 static unsigned int mv_send_fis(struct ata_port *ap, u32 *fis, int nwords)
2035 {
2036         void __iomem *port_mmio = mv_ap_base(ap);
2037         u32 ifctl, old_ifctl, ifstat;
2038         int i, timeout = 200, final_word = nwords - 1;
2039
2040         /* Initiate FIS transmission mode */
2041         old_ifctl = readl(port_mmio + SATA_IFCTL_OFS);
2042         ifctl = 0x100 | (old_ifctl & 0xf);
2043         writelfl(ifctl, port_mmio + SATA_IFCTL_OFS);
2044
2045         /* Send all words of the FIS except for the final word */
2046         for (i = 0; i < final_word; ++i)
2047                 writel(fis[i], port_mmio + VENDOR_UNIQUE_FIS_OFS);
2048
2049         /* Flag end-of-transmission, and then send the final word */
2050         writelfl(ifctl | 0x200, port_mmio + SATA_IFCTL_OFS);
2051         writelfl(fis[final_word], port_mmio + VENDOR_UNIQUE_FIS_OFS);
2052
2053         /*
2054          * Wait for FIS transmission to complete.
2055          * This typically takes just a single iteration.
2056          */
2057         do {
2058                 ifstat = readl(port_mmio + SATA_IFSTAT_OFS);
2059         } while (!(ifstat & 0x1000) && --timeout);
2060
2061         /* Restore original port configuration */
2062         writelfl(old_ifctl, port_mmio + SATA_IFCTL_OFS);
2063
2064         /* See if it worked */
2065         if ((ifstat & 0x3000) != 0x1000) {
2066                 ata_port_printk(ap, KERN_WARNING,
2067                                 "%s transmission error, ifstat=%08x\n",
2068                                 __func__, ifstat);
2069                 return AC_ERR_OTHER;
2070         }
2071         return 0;
2072 }
2073
2074 /**
2075  *      mv_qc_issue_fis - Issue a command directly as a FIS
2076  *      @qc: queued command to start
2077  *
2078  *      Note that the ATA shadow registers are not updated
2079  *      after command issue, so the device will appear "READY"
2080  *      if polled, even while it is BUSY processing the command.
2081  *
2082  *      So we use a status hook to fake ATA_BUSY until the drive changes state.
2083  *
2084  *      Note: we don't get updated shadow regs on *completion*
2085  *      of non-data commands. So avoid sending them via this function,
2086  *      as they will appear to have completed immediately.
2087  *
2088  *      GEN_IIE has special registers that we could get the result tf from,
2089  *      but earlier chipsets do not.  For now, we ignore those registers.
2090  */
2091 static unsigned int mv_qc_issue_fis(struct ata_queued_cmd *qc)
2092 {
2093         struct ata_port *ap = qc->ap;
2094         struct mv_port_priv *pp = ap->private_data;
2095         struct ata_link *link = qc->dev->link;
2096         u32 fis[5];
2097         int err = 0;
2098
2099         ata_tf_to_fis(&qc->tf, link->pmp, 1, (void *)fis);
2100         err = mv_send_fis(ap, fis, sizeof(fis) / sizeof(fis[0]));
2101         if (err)
2102                 return err;
2103
2104         switch (qc->tf.protocol) {
2105         case ATAPI_PROT_PIO:
2106                 pp->pp_flags |= MV_PP_FLAG_FAKE_ATA_BUSY;
2107                 /* fall through */
2108         case ATAPI_PROT_NODATA:
2109                 ap->hsm_task_state = HSM_ST_FIRST;
2110                 break;
2111         case ATA_PROT_PIO:
2112                 pp->pp_flags |= MV_PP_FLAG_FAKE_ATA_BUSY;
2113                 if (qc->tf.flags & ATA_TFLAG_WRITE)
2114                         ap->hsm_task_state = HSM_ST_FIRST;
2115                 else
2116                         ap->hsm_task_state = HSM_ST;
2117                 break;
2118         default:
2119                 ap->hsm_task_state = HSM_ST_LAST;
2120                 break;
2121         }
2122
2123         if (qc->tf.flags & ATA_TFLAG_POLLING)
2124                 ata_pio_queue_task(ap, qc, 0);
2125         return 0;
2126 }
2127
2128 /**
2129  *      mv_qc_issue - Initiate a command to the host
2130  *      @qc: queued command to start
2131  *
2132  *      This routine simply redirects to the general purpose routine
2133  *      if command is not DMA.  Else, it sanity checks our local
2134  *      caches of the request producer/consumer indices then enables
2135  *      DMA and bumps the request producer index.
2136  *
2137  *      LOCKING:
2138  *      Inherited from caller.
2139  */
2140 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc)
2141 {
2142         static int limit_warnings = 10;
2143         struct ata_port *ap = qc->ap;
2144         void __iomem *port_mmio = mv_ap_base(ap);
2145         struct mv_port_priv *pp = ap->private_data;
2146         u32 in_index;
2147         unsigned int port_irqs;
2148
2149         pp->pp_flags &= ~MV_PP_FLAG_FAKE_ATA_BUSY; /* paranoia */
2150
2151         switch (qc->tf.protocol) {
2152         case ATA_PROT_DMA:
2153         case ATA_PROT_NCQ:
2154                 mv_start_edma(ap, port_mmio, pp, qc->tf.protocol);
2155                 pp->req_idx = (pp->req_idx + 1) & MV_MAX_Q_DEPTH_MASK;
2156                 in_index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
2157
2158                 /* Write the request in pointer to kick the EDMA to life */
2159                 writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | in_index,
2160                                         port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
2161                 return 0;
2162
2163         case ATA_PROT_PIO:
2164                 /*
2165                  * Errata SATA#16, SATA#24: warn if multiple DRQs expected.
2166                  *
2167                  * Someday, we might implement special polling workarounds
2168                  * for these, but it all seems rather unnecessary since we
2169                  * normally use only DMA for commands which transfer more
2170                  * than a single block of data.
2171                  *
2172                  * Much of the time, this could just work regardless.
2173                  * So for now, just log the incident, and allow the attempt.
2174                  */
2175                 if (limit_warnings > 0 && (qc->nbytes / qc->sect_size) > 1) {
2176                         --limit_warnings;
2177                         ata_link_printk(qc->dev->link, KERN_WARNING, DRV_NAME
2178                                         ": attempting PIO w/multiple DRQ: "
2179                                         "this may fail due to h/w errata\n");
2180                 }
2181                 /* drop through */
2182         case ATA_PROT_NODATA:
2183         case ATAPI_PROT_PIO:
2184         case ATAPI_PROT_NODATA:
2185                 if (ap->flags & ATA_FLAG_PIO_POLLING)
2186                         qc->tf.flags |= ATA_TFLAG_POLLING;
2187                 break;
2188         }
2189
2190         if (qc->tf.flags & ATA_TFLAG_POLLING)
2191                 port_irqs = ERR_IRQ;    /* mask device interrupt when polling */
2192         else
2193                 port_irqs = ERR_IRQ | DONE_IRQ; /* unmask all interrupts */
2194
2195         /*
2196          * We're about to send a non-EDMA capable command to the
2197          * port.  Turn off EDMA so there won't be problems accessing
2198          * shadow block, etc registers.
2199          */
2200         mv_stop_edma(ap);
2201         mv_clear_and_enable_port_irqs(ap, mv_ap_base(ap), port_irqs);
2202         mv_pmp_select(ap, qc->dev->link->pmp);
2203
2204         if (qc->tf.command == ATA_CMD_READ_LOG_EXT) {
2205                 struct mv_host_priv *hpriv = ap->host->private_data;
2206                 /*
2207                  * Workaround for 88SX60x1 FEr SATA#25 (part 2).
2208                  *
2209                  * After any NCQ error, the READ_LOG_EXT command
2210                  * from libata-eh *must* use mv_qc_issue_fis().
2211                  * Otherwise it might fail, due to chip errata.
2212                  *
2213                  * Rather than special-case it, we'll just *always*
2214                  * use this method here for READ_LOG_EXT, making for
2215                  * easier testing.
2216                  */
2217                 if (IS_GEN_II(hpriv))
2218                         return mv_qc_issue_fis(qc);
2219         }
2220         return ata_sff_qc_issue(qc);
2221 }
2222
2223 static struct ata_queued_cmd *mv_get_active_qc(struct ata_port *ap)
2224 {
2225         struct mv_port_priv *pp = ap->private_data;
2226         struct ata_queued_cmd *qc;
2227
2228         if (pp->pp_flags & MV_PP_FLAG_NCQ_EN)
2229                 return NULL;
2230         qc = ata_qc_from_tag(ap, ap->link.active_tag);
2231         if (qc) {
2232                 if (qc->tf.flags & ATA_TFLAG_POLLING)
2233                         qc = NULL;
2234                 else if (!(qc->flags & ATA_QCFLAG_ACTIVE))
2235                         qc = NULL;
2236         }
2237         return qc;
2238 }
2239
2240 static void mv_pmp_error_handler(struct ata_port *ap)
2241 {
2242         unsigned int pmp, pmp_map;
2243         struct mv_port_priv *pp = ap->private_data;
2244
2245         if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH) {
2246                 /*
2247                  * Perform NCQ error analysis on failed PMPs
2248                  * before we freeze the port entirely.
2249                  *
2250                  * The failed PMPs are marked earlier by mv_pmp_eh_prep().
2251                  */
2252                 pmp_map = pp->delayed_eh_pmp_map;
2253                 pp->pp_flags &= ~MV_PP_FLAG_DELAYED_EH;
2254                 for (pmp = 0; pmp_map != 0; pmp++) {
2255                         unsigned int this_pmp = (1 << pmp);
2256                         if (pmp_map & this_pmp) {
2257                                 struct ata_link *link = &ap->pmp_link[pmp];
2258                                 pmp_map &= ~this_pmp;
2259                                 ata_eh_analyze_ncq_error(link);
2260                         }
2261                 }
2262                 ata_port_freeze(ap);
2263         }
2264         sata_pmp_error_handler(ap);
2265 }
2266
2267 static unsigned int mv_get_err_pmp_map(struct ata_port *ap)
2268 {
2269         void __iomem *port_mmio = mv_ap_base(ap);
2270
2271         return readl(port_mmio + SATA_TESTCTL_OFS) >> 16;
2272 }
2273
2274 static void mv_pmp_eh_prep(struct ata_port *ap, unsigned int pmp_map)
2275 {
2276         struct ata_eh_info *ehi;
2277         unsigned int pmp;
2278
2279         /*
2280          * Initialize EH info for PMPs which saw device errors
2281          */
2282         ehi = &ap->link.eh_info;
2283         for (pmp = 0; pmp_map != 0; pmp++) {
2284                 unsigned int this_pmp = (1 << pmp);
2285                 if (pmp_map & this_pmp) {
2286                         struct ata_link *link = &ap->pmp_link[pmp];
2287
2288                         pmp_map &= ~this_pmp;
2289                         ehi = &link->eh_info;
2290                         ata_ehi_clear_desc(ehi);
2291                         ata_ehi_push_desc(ehi, "dev err");
2292                         ehi->err_mask |= AC_ERR_DEV;
2293                         ehi->action |= ATA_EH_RESET;
2294                         ata_link_abort(link);
2295                 }
2296         }
2297 }
2298
2299 static int mv_req_q_empty(struct ata_port *ap)
2300 {
2301         void __iomem *port_mmio = mv_ap_base(ap);
2302         u32 in_ptr, out_ptr;
2303
2304         in_ptr  = (readl(port_mmio + EDMA_REQ_Q_IN_PTR_OFS)
2305                         >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
2306         out_ptr = (readl(port_mmio + EDMA_REQ_Q_OUT_PTR_OFS)
2307                         >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
2308         return (in_ptr == out_ptr);     /* 1 == queue_is_empty */
2309 }
2310
2311 static int mv_handle_fbs_ncq_dev_err(struct ata_port *ap)
2312 {
2313         struct mv_port_priv *pp = ap->private_data;
2314         int failed_links;
2315         unsigned int old_map, new_map;
2316
2317         /*
2318          * Device error during FBS+NCQ operation:
2319          *
2320          * Set a port flag to prevent further I/O being enqueued.
2321          * Leave the EDMA running to drain outstanding commands from this port.
2322          * Perform the post-mortem/EH only when all responses are complete.
2323          * Follow recovery sequence from 6042/7042 datasheet (7.3.15.4.2.2).
2324          */
2325         if (!(pp->pp_flags & MV_PP_FLAG_DELAYED_EH)) {
2326                 pp->pp_flags |= MV_PP_FLAG_DELAYED_EH;
2327                 pp->delayed_eh_pmp_map = 0;
2328         }
2329         old_map = pp->delayed_eh_pmp_map;
2330         new_map = old_map | mv_get_err_pmp_map(ap);
2331
2332         if (old_map != new_map) {
2333                 pp->delayed_eh_pmp_map = new_map;
2334                 mv_pmp_eh_prep(ap, new_map & ~old_map);
2335         }
2336         failed_links = hweight16(new_map);
2337
2338         ata_port_printk(ap, KERN_INFO, "%s: pmp_map=%04x qc_map=%04x "
2339                         "failed_links=%d nr_active_links=%d\n",
2340                         __func__, pp->delayed_eh_pmp_map,
2341                         ap->qc_active, failed_links,
2342                         ap->nr_active_links);
2343
2344         if (ap->nr_active_links <= failed_links && mv_req_q_empty(ap)) {
2345                 mv_process_crpb_entries(ap, pp);
2346                 mv_stop_edma(ap);
2347                 mv_eh_freeze(ap);
2348                 ata_port_printk(ap, KERN_INFO, "%s: done\n", __func__);
2349                 return 1;       /* handled */
2350         }
2351         ata_port_printk(ap, KERN_INFO, "%s: waiting\n", __func__);
2352         return 1;       /* handled */
2353 }
2354
2355 static int mv_handle_fbs_non_ncq_dev_err(struct ata_port *ap)
2356 {
2357         /*
2358          * Possible future enhancement:
2359          *
2360          * FBS+non-NCQ operation is not yet implemented.
2361          * See related notes in mv_edma_cfg().
2362          *
2363          * Device error during FBS+non-NCQ operation:
2364          *
2365          * We need to snapshot the shadow registers for each failed command.
2366          * Follow recovery sequence from 6042/7042 datasheet (7.3.15.4.2.3).
2367          */
2368         return 0;       /* not handled */
2369 }
2370
2371 static int mv_handle_dev_err(struct ata_port *ap, u32 edma_err_cause)
2372 {
2373         struct mv_port_priv *pp = ap->private_data;
2374
2375         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN))
2376                 return 0;       /* EDMA was not active: not handled */
2377         if (!(pp->pp_flags & MV_PP_FLAG_FBS_EN))
2378                 return 0;       /* FBS was not active: not handled */
2379
2380         if (!(edma_err_cause & EDMA_ERR_DEV))
2381                 return 0;       /* non DEV error: not handled */
2382         edma_err_cause &= ~EDMA_ERR_IRQ_TRANSIENT;
2383         if (edma_err_cause & ~(EDMA_ERR_DEV | EDMA_ERR_SELF_DIS))
2384                 return 0;       /* other problems: not handled */
2385
2386         if (pp->pp_flags & MV_PP_FLAG_NCQ_EN) {
2387                 /*
2388                  * EDMA should NOT have self-disabled for this case.
2389                  * If it did, then something is wrong elsewhere,
2390                  * and we cannot handle it here.
2391                  */
2392                 if (edma_err_cause & EDMA_ERR_SELF_DIS) {
2393                         ata_port_printk(ap, KERN_WARNING,
2394                                 "%s: err_cause=0x%x pp_flags=0x%x\n",
2395                                 __func__, edma_err_cause, pp->pp_flags);
2396                         return 0; /* not handled */
2397                 }
2398                 return mv_handle_fbs_ncq_dev_err(ap);
2399         } else {
2400                 /*
2401                  * EDMA should have self-disabled for this case.
2402                  * If it did not, then something is wrong elsewhere,
2403                  * and we cannot handle it here.
2404                  */
2405                 if (!(edma_err_cause & EDMA_ERR_SELF_DIS)) {
2406                         ata_port_printk(ap, KERN_WARNING,
2407                                 "%s: err_cause=0x%x pp_flags=0x%x\n",
2408                                 __func__, edma_err_cause, pp->pp_flags);
2409                         return 0; /* not handled */
2410                 }
2411                 return mv_handle_fbs_non_ncq_dev_err(ap);
2412         }
2413         return 0;       /* not handled */
2414 }
2415
2416 static void mv_unexpected_intr(struct ata_port *ap, int edma_was_enabled)
2417 {
2418         struct ata_eh_info *ehi = &ap->link.eh_info;
2419         char *when = "idle";
2420
2421         ata_ehi_clear_desc(ehi);
2422         if (!ap || (ap->flags & ATA_FLAG_DISABLED)) {
2423                 when = "disabled";
2424         } else if (edma_was_enabled) {
2425                 when = "EDMA enabled";
2426         } else {
2427                 struct ata_queued_cmd *qc = ata_qc_from_tag(ap, ap->link.active_tag);
2428                 if (qc && (qc->tf.flags & ATA_TFLAG_POLLING))
2429                         when = "polling";
2430         }
2431         ata_ehi_push_desc(ehi, "unexpected device interrupt while %s", when);
2432         ehi->err_mask |= AC_ERR_OTHER;
2433         ehi->action   |= ATA_EH_RESET;
2434         ata_port_freeze(ap);
2435 }
2436
2437 /**
2438  *      mv_err_intr - Handle error interrupts on the port
2439  *      @ap: ATA channel to manipulate
2440  *
2441  *      Most cases require a full reset of the chip's state machine,
2442  *      which also performs a COMRESET.
2443  *      Also, if the port disabled DMA, update our cached copy to match.
2444  *
2445  *      LOCKING:
2446  *      Inherited from caller.
2447  */
2448 static void mv_err_intr(struct ata_port *ap)
2449 {
2450         void __iomem *port_mmio = mv_ap_base(ap);
2451         u32 edma_err_cause, eh_freeze_mask, serr = 0;
2452         u32 fis_cause = 0;
2453         struct mv_port_priv *pp = ap->private_data;
2454         struct mv_host_priv *hpriv = ap->host->private_data;
2455         unsigned int action = 0, err_mask = 0;
2456         struct ata_eh_info *ehi = &ap->link.eh_info;
2457         struct ata_queued_cmd *qc;
2458         int abort = 0;
2459
2460         /*
2461          * Read and clear the SError and err_cause bits.
2462          * For GenIIe, if EDMA_ERR_TRANS_IRQ_7 is set, we also must read/clear
2463          * the FIS_IRQ_CAUSE register before clearing edma_err_cause.
2464          */
2465         sata_scr_read(&ap->link, SCR_ERROR, &serr);
2466         sata_scr_write_flush(&ap->link, SCR_ERROR, serr);
2467
2468         edma_err_cause = readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
2469         if (IS_GEN_IIE(hpriv) && (edma_err_cause & EDMA_ERR_TRANS_IRQ_7)) {
2470                 fis_cause = readl(port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
2471                 writelfl(~fis_cause, port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
2472         }
2473         writelfl(~edma_err_cause, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
2474
2475         if (edma_err_cause & EDMA_ERR_DEV) {
2476                 /*
2477                  * Device errors during FIS-based switching operation
2478                  * require special handling.
2479                  */
2480                 if (mv_handle_dev_err(ap, edma_err_cause))
2481                         return;
2482         }
2483
2484         qc = mv_get_active_qc(ap);
2485         ata_ehi_clear_desc(ehi);
2486         ata_ehi_push_desc(ehi, "edma_err_cause=%08x pp_flags=%08x",
2487                           edma_err_cause, pp->pp_flags);
2488
2489         if (IS_GEN_IIE(hpriv) && (edma_err_cause & EDMA_ERR_TRANS_IRQ_7)) {
2490                 ata_ehi_push_desc(ehi, "fis_cause=%08x", fis_cause);
2491                 if (fis_cause & SATA_FIS_IRQ_AN) {
2492                         u32 ec = edma_err_cause &
2493                                ~(EDMA_ERR_TRANS_IRQ_7 | EDMA_ERR_IRQ_TRANSIENT);
2494                         sata_async_notification(ap);
2495                         if (!ec)
2496                                 return; /* Just an AN; no need for the nukes */
2497                         ata_ehi_push_desc(ehi, "SDB notify");
2498                 }
2499         }
2500         /*
2501          * All generations share these EDMA error cause bits:
2502          */
2503         if (edma_err_cause & EDMA_ERR_DEV) {
2504                 err_mask |= AC_ERR_DEV;
2505                 action |= ATA_EH_RESET;
2506                 ata_ehi_push_desc(ehi, "dev error");
2507         }
2508         if (edma_err_cause & (EDMA_ERR_D_PAR | EDMA_ERR_PRD_PAR |
2509                         EDMA_ERR_CRQB_PAR | EDMA_ERR_CRPB_PAR |
2510                         EDMA_ERR_INTRL_PAR)) {
2511                 err_mask |= AC_ERR_ATA_BUS;
2512                 action |= ATA_EH_RESET;
2513                 ata_ehi_push_desc(ehi, "parity error");
2514         }
2515         if (edma_err_cause & (EDMA_ERR_DEV_DCON | EDMA_ERR_DEV_CON)) {
2516                 ata_ehi_hotplugged(ehi);
2517                 ata_ehi_push_desc(ehi, edma_err_cause & EDMA_ERR_DEV_DCON ?
2518                         "dev disconnect" : "dev connect");
2519                 action |= ATA_EH_RESET;
2520         }
2521
2522         /*
2523          * Gen-I has a different SELF_DIS bit,
2524          * different FREEZE bits, and no SERR bit:
2525          */
2526         if (IS_GEN_I(hpriv)) {
2527                 eh_freeze_mask = EDMA_EH_FREEZE_5;
2528                 if (edma_err_cause & EDMA_ERR_SELF_DIS_5) {
2529                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
2530                         ata_ehi_push_desc(ehi, "EDMA self-disable");
2531                 }
2532         } else {
2533                 eh_freeze_mask = EDMA_EH_FREEZE;
2534                 if (edma_err_cause & EDMA_ERR_SELF_DIS) {
2535                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
2536                         ata_ehi_push_desc(ehi, "EDMA self-disable");
2537                 }
2538                 if (edma_err_cause & EDMA_ERR_SERR) {
2539                         ata_ehi_push_desc(ehi, "SError=%08x", serr);
2540                         err_mask |= AC_ERR_ATA_BUS;
2541                         action |= ATA_EH_RESET;
2542                 }
2543         }
2544
2545         if (!err_mask) {
2546                 err_mask = AC_ERR_OTHER;
2547                 action |= ATA_EH_RESET;
2548         }
2549
2550         ehi->serror |= serr;
2551         ehi->action |= action;
2552
2553         if (qc)
2554                 qc->err_mask |= err_mask;
2555         else
2556                 ehi->err_mask |= err_mask;
2557
2558         if (err_mask == AC_ERR_DEV) {
2559                 /*
2560                  * Cannot do ata_port_freeze() here,
2561                  * because it would kill PIO access,
2562                  * which is needed for further diagnosis.
2563                  */
2564                 mv_eh_freeze(ap);
2565                 abort = 1;
2566         } else if (edma_err_cause & eh_freeze_mask) {
2567                 /*
2568                  * Note to self: ata_port_freeze() calls ata_port_abort()
2569                  */
2570                 ata_port_freeze(ap);
2571         } else {
2572                 abort = 1;
2573         }
2574
2575         if (abort) {
2576                 if (qc)
2577                         ata_link_abort(qc->dev->link);
2578                 else
2579                         ata_port_abort(ap);
2580         }
2581 }
2582
2583 static void mv_process_crpb_response(struct ata_port *ap,
2584                 struct mv_crpb *response, unsigned int tag, int ncq_enabled)
2585 {
2586         struct ata_queued_cmd *qc = ata_qc_from_tag(ap, tag);
2587
2588         if (qc) {
2589                 u8 ata_status;
2590                 u16 edma_status = le16_to_cpu(response->flags);
2591                 /*
2592                  * edma_status from a response queue entry:
2593                  *   LSB is from EDMA_ERR_IRQ_CAUSE_OFS (non-NCQ only).
2594                  *   MSB is saved ATA status from command completion.
2595                  */
2596                 if (!ncq_enabled) {
2597                         u8 err_cause = edma_status & 0xff & ~EDMA_ERR_DEV;
2598                         if (err_cause) {
2599                                 /*
2600                                  * Error will be seen/handled by mv_err_intr().
2601                                  * So do nothing at all here.
2602                                  */
2603                                 return;
2604                         }
2605                 }
2606                 ata_status = edma_status >> CRPB_FLAG_STATUS_SHIFT;
2607                 if (!ac_err_mask(ata_status))
2608                         ata_qc_complete(qc);
2609                 /* else: leave it for mv_err_intr() */
2610         } else {
2611                 ata_port_printk(ap, KERN_ERR, "%s: no qc for tag=%d\n",
2612                                 __func__, tag);
2613         }
2614 }
2615
2616 static void mv_process_crpb_entries(struct ata_port *ap, struct mv_port_priv *pp)
2617 {
2618         void __iomem *port_mmio = mv_ap_base(ap);
2619         struct mv_host_priv *hpriv = ap->host->private_data;
2620         u32 in_index;
2621         bool work_done = false;
2622         int ncq_enabled = (pp->pp_flags & MV_PP_FLAG_NCQ_EN);
2623
2624         /* Get the hardware queue position index */
2625         in_index = (readl(port_mmio + EDMA_RSP_Q_IN_PTR_OFS)
2626                         >> EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
2627
2628         /* Process new responses from since the last time we looked */
2629         while (in_index != pp->resp_idx) {
2630                 unsigned int tag;
2631                 struct mv_crpb *response = &pp->crpb[pp->resp_idx];
2632
2633                 pp->resp_idx = (pp->resp_idx + 1) & MV_MAX_Q_DEPTH_MASK;
2634
2635                 if (IS_GEN_I(hpriv)) {
2636                         /* 50xx: no NCQ, only one command active at a time */
2637                         tag = ap->link.active_tag;
2638                 } else {
2639                         /* Gen II/IIE: get command tag from CRPB entry */
2640                         tag = le16_to_cpu(response->id) & 0x1f;
2641                 }
2642                 mv_process_crpb_response(ap, response, tag, ncq_enabled);
2643                 work_done = true;
2644         }
2645
2646         /* Update the software queue position index in hardware */
2647         if (work_done)
2648                 writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) |
2649                          (pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT),
2650                          port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
2651 }
2652
2653 static void mv_port_intr(struct ata_port *ap, u32 port_cause)
2654 {
2655         struct mv_port_priv *pp;
2656         int edma_was_enabled;
2657
2658         if (!ap || (ap->flags & ATA_FLAG_DISABLED)) {
2659                 mv_unexpected_intr(ap, 0);
2660                 return;
2661         }
2662         /*
2663          * Grab a snapshot of the EDMA_EN flag setting,
2664          * so that we have a consistent view for this port,
2665          * even if something we call of our routines changes it.
2666          */
2667         pp = ap->private_data;
2668         edma_was_enabled = (pp->pp_flags & MV_PP_FLAG_EDMA_EN);
2669         /*
2670          * Process completed CRPB response(s) before other events.
2671          */
2672         if (edma_was_enabled && (port_cause & DONE_IRQ)) {
2673                 mv_process_crpb_entries(ap, pp);
2674                 if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH)
2675                         mv_handle_fbs_ncq_dev_err(ap);
2676         }
2677         /*
2678          * Handle chip-reported errors, or continue on to handle PIO.
2679          */
2680         if (unlikely(port_cause & ERR_IRQ)) {
2681                 mv_err_intr(ap);
2682         } else if (!edma_was_enabled) {
2683                 struct ata_queued_cmd *qc = mv_get_active_qc(ap);
2684                 if (qc)
2685                         ata_sff_host_intr(ap, qc);
2686                 else
2687                         mv_unexpected_intr(ap, edma_was_enabled);
2688         }
2689 }
2690
2691 /**
2692  *      mv_host_intr - Handle all interrupts on the given host controller
2693  *      @host: host specific structure
2694  *      @main_irq_cause: Main interrupt cause register for the chip.
2695  *
2696  *      LOCKING:
2697  *      Inherited from caller.
2698  */
2699 static int mv_host_intr(struct ata_host *host, u32 main_irq_cause)
2700 {
2701         struct mv_host_priv *hpriv = host->private_data;
2702         void __iomem *mmio = hpriv->base, *hc_mmio;
2703         unsigned int handled = 0, port;
2704
2705         /* If asserted, clear the "all ports" IRQ coalescing bit */
2706         if (main_irq_cause & ALL_PORTS_COAL_DONE)
2707                 writel(~ALL_PORTS_COAL_IRQ, mmio + MV_IRQ_COAL_CAUSE);
2708
2709         for (port = 0; port < hpriv->n_ports; port++) {
2710                 struct ata_port *ap = host->ports[port];
2711                 unsigned int p, shift, hardport, port_cause;
2712
2713                 MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
2714                 /*
2715                  * Each hc within the host has its own hc_irq_cause register,
2716                  * where the interrupting ports bits get ack'd.
2717                  */
2718                 if (hardport == 0) {    /* first port on this hc ? */
2719                         u32 hc_cause = (main_irq_cause >> shift) & HC0_IRQ_PEND;
2720                         u32 port_mask, ack_irqs;
2721                         /*
2722                          * Skip this entire hc if nothing pending for any ports
2723                          */
2724                         if (!hc_cause) {
2725                                 port += MV_PORTS_PER_HC - 1;
2726                                 continue;
2727                         }
2728                         /*
2729                          * We don't need/want to read the hc_irq_cause register,
2730                          * because doing so hurts performance, and
2731                          * main_irq_cause already gives us everything we need.
2732                          *
2733                          * But we do have to *write* to the hc_irq_cause to ack
2734                          * the ports that we are handling this time through.
2735                          *
2736                          * This requires that we create a bitmap for those
2737                          * ports which interrupted us, and use that bitmap
2738                          * to ack (only) those ports via hc_irq_cause.
2739                          */
2740                         ack_irqs = 0;
2741                         if (hc_cause & PORTS_0_3_COAL_DONE)
2742                                 ack_irqs = HC_COAL_IRQ;
2743                         for (p = 0; p < MV_PORTS_PER_HC; ++p) {
2744                                 if ((port + p) >= hpriv->n_ports)
2745                                         break;
2746                                 port_mask = (DONE_IRQ | ERR_IRQ) << (p * 2);
2747                                 if (hc_cause & port_mask)
2748                                         ack_irqs |= (DMA_IRQ | DEV_IRQ) << p;
2749                         }
2750                         hc_mmio = mv_hc_base_from_port(mmio, port);
2751                         writelfl(~ack_irqs, hc_mmio + HC_IRQ_CAUSE_OFS);
2752                         handled = 1;
2753                 }
2754                 /*
2755                  * Handle interrupts signalled for this port:
2756                  */
2757                 port_cause = (main_irq_cause >> shift) & (DONE_IRQ | ERR_IRQ);
2758                 if (port_cause)
2759                         mv_port_intr(ap, port_cause);
2760         }
2761         return handled;
2762 }
2763
2764 static int mv_pci_error(struct ata_host *host, void __iomem *mmio)
2765 {
2766         struct mv_host_priv *hpriv = host->private_data;
2767         struct ata_port *ap;
2768         struct ata_queued_cmd *qc;
2769         struct ata_eh_info *ehi;
2770         unsigned int i, err_mask, printed = 0;
2771         u32 err_cause;
2772
2773         err_cause = readl(mmio + hpriv->irq_cause_ofs);
2774
2775         dev_printk(KERN_ERR, host->dev, "PCI ERROR; PCI IRQ cause=0x%08x\n",
2776                    err_cause);
2777
2778         DPRINTK("All regs @ PCI error\n");
2779         mv_dump_all_regs(mmio, -1, to_pci_dev(host->dev));
2780
2781         writelfl(0, mmio + hpriv->irq_cause_ofs);
2782
2783         for (i = 0; i < host->n_ports; i++) {
2784                 ap = host->ports[i];
2785                 if (!ata_link_offline(&ap->link)) {
2786                         ehi = &ap->link.eh_info;
2787                         ata_ehi_clear_desc(ehi);
2788                         if (!printed++)
2789                                 ata_ehi_push_desc(ehi,
2790                                         "PCI err cause 0x%08x", err_cause);
2791                         err_mask = AC_ERR_HOST_BUS;
2792                         ehi->action = ATA_EH_RESET;
2793                         qc = ata_qc_from_tag(ap, ap->link.active_tag);
2794                         if (qc)
2795                                 qc->err_mask |= err_mask;
2796                         else
2797                                 ehi->err_mask |= err_mask;
2798
2799                         ata_port_freeze(ap);
2800                 }
2801         }
2802         return 1;       /* handled */
2803 }
2804
2805 /**
2806  *      mv_interrupt - Main interrupt event handler
2807  *      @irq: unused
2808  *      @dev_instance: private data; in this case the host structure
2809  *
2810  *      Read the read only register to determine if any host
2811  *      controllers have pending interrupts.  If so, call lower level
2812  *      routine to handle.  Also check for PCI errors which are only
2813  *      reported here.
2814  *
2815  *      LOCKING:
2816  *      This routine holds the host lock while processing pending
2817  *      interrupts.
2818  */
2819 static irqreturn_t mv_interrupt(int irq, void *dev_instance)
2820 {
2821         struct ata_host *host = dev_instance;
2822         struct mv_host_priv *hpriv = host->private_data;
2823         unsigned int handled = 0;
2824         int using_msi = hpriv->hp_flags & MV_HP_FLAG_MSI;
2825         u32 main_irq_cause, pending_irqs;
2826
2827         spin_lock(&host->lock);
2828
2829         /* for MSI:  block new interrupts while in here */
2830         if (using_msi)
2831                 mv_write_main_irq_mask(0, hpriv);
2832
2833         main_irq_cause = readl(hpriv->main_irq_cause_addr);
2834         pending_irqs   = main_irq_cause & hpriv->main_irq_mask;
2835         /*
2836          * Deal with cases where we either have nothing pending, or have read
2837          * a bogus register value which can indicate HW removal or PCI fault.
2838          */
2839         if (pending_irqs && main_irq_cause != 0xffffffffU) {
2840                 if (unlikely((pending_irqs & PCI_ERR) && !IS_SOC(hpriv)))
2841                         handled = mv_pci_error(host, hpriv->base);
2842                 else
2843                         handled = mv_host_intr(host, pending_irqs);
2844         }
2845
2846         /* for MSI: unmask; interrupt cause bits will retrigger now */
2847         if (using_msi)
2848                 mv_write_main_irq_mask(hpriv->main_irq_mask, hpriv);
2849
2850         spin_unlock(&host->lock);
2851
2852         return IRQ_RETVAL(handled);
2853 }
2854
2855 static unsigned int mv5_scr_offset(unsigned int sc_reg_in)
2856 {
2857         unsigned int ofs;
2858
2859         switch (sc_reg_in) {
2860         case SCR_STATUS:
2861         case SCR_ERROR:
2862         case SCR_CONTROL:
2863                 ofs = sc_reg_in * sizeof(u32);
2864                 break;
2865         default:
2866                 ofs = 0xffffffffU;
2867                 break;
2868         }
2869         return ofs;
2870 }
2871
2872 static int mv5_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val)
2873 {
2874         struct mv_host_priv *hpriv = link->ap->host->private_data;
2875         void __iomem *mmio = hpriv->base;
2876         void __iomem *addr = mv5_phy_base(mmio, link->ap->port_no);
2877         unsigned int ofs = mv5_scr_offset(sc_reg_in);
2878
2879         if (ofs != 0xffffffffU) {
2880                 *val = readl(addr + ofs);
2881                 return 0;
2882         } else
2883                 return -EINVAL;
2884 }
2885
2886 static int mv5_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val)
2887 {
2888         struct mv_host_priv *hpriv = link->ap->host->private_data;
2889         void __iomem *mmio = hpriv->base;
2890         void __iomem *addr = mv5_phy_base(mmio, link->ap->port_no);
2891         unsigned int ofs = mv5_scr_offset(sc_reg_in);
2892
2893         if (ofs != 0xffffffffU) {
2894                 writelfl(val, addr + ofs);
2895                 return 0;
2896         } else
2897                 return -EINVAL;
2898 }
2899
2900 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio)
2901 {
2902         struct pci_dev *pdev = to_pci_dev(host->dev);
2903         int early_5080;
2904
2905         early_5080 = (pdev->device == 0x5080) && (pdev->revision == 0);
2906
2907         if (!early_5080) {
2908                 u32 tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
2909                 tmp |= (1 << 0);
2910                 writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
2911         }
2912
2913         mv_reset_pci_bus(host, mmio);
2914 }
2915
2916 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
2917 {
2918         writel(0x0fcfffff, mmio + MV_FLASH_CTL_OFS);
2919 }
2920
2921 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
2922                            void __iomem *mmio)
2923 {
2924         void __iomem *phy_mmio = mv5_phy_base(mmio, idx);
2925         u32 tmp;
2926
2927         tmp = readl(phy_mmio + MV5_PHY_MODE);
2928
2929         hpriv->signal[idx].pre = tmp & 0x1800;  /* bits 12:11 */
2930         hpriv->signal[idx].amps = tmp & 0xe0;   /* bits 7:5 */
2931 }
2932
2933 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
2934 {
2935         u32 tmp;
2936
2937         writel(0, mmio + MV_GPIO_PORT_CTL_OFS);
2938
2939         /* FIXME: handle MV_HP_ERRATA_50XXB2 errata */
2940
2941         tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
2942         tmp |= ~(1 << 0);
2943         writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
2944 }
2945
2946 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
2947                            unsigned int port)
2948 {
2949         void __iomem *phy_mmio = mv5_phy_base(mmio, port);
2950         const u32 mask = (1<<12) | (1<<11) | (1<<7) | (1<<6) | (1<<5);
2951         u32 tmp;
2952         int fix_apm_sq = (hpriv->hp_flags & MV_HP_ERRATA_50XXB0);
2953
2954         if (fix_apm_sq) {
2955                 tmp = readl(phy_mmio + MV5_LTMODE_OFS);
2956                 tmp |= (1 << 19);
2957                 writel(tmp, phy_mmio + MV5_LTMODE_OFS);
2958
2959                 tmp = readl(phy_mmio + MV5_PHY_CTL_OFS);
2960                 tmp &= ~0x3;
2961                 tmp |= 0x1;
2962                 writel(tmp, phy_mmio + MV5_PHY_CTL_OFS);
2963         }
2964
2965         tmp = readl(phy_mmio + MV5_PHY_MODE);
2966         tmp &= ~mask;
2967         tmp |= hpriv->signal[port].pre;
2968         tmp |= hpriv->signal[port].amps;
2969         writel(tmp, phy_mmio + MV5_PHY_MODE);
2970 }
2971
2972
2973 #undef ZERO
2974 #define ZERO(reg) writel(0, port_mmio + (reg))
2975 static void mv5_reset_hc_port(struct mv_host_priv *hpriv, void __iomem *mmio,
2976                              unsigned int port)
2977 {
2978         void __iomem *port_mmio = mv_port_base(mmio, port);
2979
2980         mv_reset_channel(hpriv, mmio, port);
2981
2982         ZERO(0x028);    /* command */
2983         writel(0x11f, port_mmio + EDMA_CFG_OFS);
2984         ZERO(0x004);    /* timer */
2985         ZERO(0x008);    /* irq err cause */
2986         ZERO(0x00c);    /* irq err mask */
2987         ZERO(0x010);    /* rq bah */
2988         ZERO(0x014);    /* rq inp */
2989         ZERO(0x018);    /* rq outp */
2990         ZERO(0x01c);    /* respq bah */
2991         ZERO(0x024);    /* respq outp */
2992         ZERO(0x020);    /* respq inp */
2993         ZERO(0x02c);    /* test control */
2994         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT_OFS);
2995 }
2996 #undef ZERO
2997
2998 #define ZERO(reg) writel(0, hc_mmio + (reg))
2999 static void mv5_reset_one_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
3000                         unsigned int hc)
3001 {
3002         void __iomem *hc_mmio = mv_hc_base(mmio, hc);
3003         u32 tmp;
3004
3005         ZERO(0x00c);
3006         ZERO(0x010);
3007         ZERO(0x014);
3008         ZERO(0x018);
3009
3010         tmp = readl(hc_mmio + 0x20);
3011         tmp &= 0x1c1c1c1c;
3012         tmp |= 0x03030303;
3013         writel(tmp, hc_mmio + 0x20);
3014 }
3015 #undef ZERO
3016
3017 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
3018                         unsigned int n_hc)
3019 {
3020         unsigned int hc, port;
3021
3022         for (hc = 0; hc < n_hc; hc++) {
3023                 for (port = 0; port < MV_PORTS_PER_HC; port++)
3024                         mv5_reset_hc_port(hpriv, mmio,
3025                                           (hc * MV_PORTS_PER_HC) + port);
3026
3027                 mv5_reset_one_hc(hpriv, mmio, hc);
3028         }
3029
3030         return 0;
3031 }
3032
3033 #undef ZERO
3034 #define ZERO(reg) writel(0, mmio + (reg))
3035 static void mv_reset_pci_bus(struct ata_host *host, void __iomem *mmio)
3036 {
3037         struct mv_host_priv *hpriv = host->private_data;
3038         u32 tmp;
3039
3040         tmp = readl(mmio + MV_PCI_MODE_OFS);
3041         tmp &= 0xff00ffff;
3042         writel(tmp, mmio + MV_PCI_MODE_OFS);
3043
3044         ZERO(MV_PCI_DISC_TIMER);
3045         ZERO(MV_PCI_MSI_TRIGGER);
3046         writel(0x000100ff, mmio + MV_PCI_XBAR_TMOUT_OFS);
3047         ZERO(MV_PCI_SERR_MASK);
3048         ZERO(hpriv->irq_cause_ofs);
3049         ZERO(hpriv->irq_mask_ofs);
3050         ZERO(MV_PCI_ERR_LOW_ADDRESS);
3051         ZERO(MV_PCI_ERR_HIGH_ADDRESS);
3052         ZERO(MV_PCI_ERR_ATTRIBUTE);
3053         ZERO(MV_PCI_ERR_COMMAND);
3054 }
3055 #undef ZERO
3056
3057 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
3058 {
3059         u32 tmp;
3060
3061         mv5_reset_flash(hpriv, mmio);
3062
3063         tmp = readl(mmio + MV_GPIO_PORT_CTL_OFS);
3064         tmp &= 0x3;
3065         tmp |= (1 << 5) | (1 << 6);
3066         writel(tmp, mmio + MV_GPIO_PORT_CTL_OFS);
3067 }
3068
3069 /**
3070  *      mv6_reset_hc - Perform the 6xxx global soft reset
3071  *      @mmio: base address of the HBA
3072  *
3073  *      This routine only applies to 6xxx parts.
3074  *
3075  *      LOCKING:
3076  *      Inherited from caller.
3077  */
3078 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
3079                         unsigned int n_hc)
3080 {
3081         void __iomem *reg = mmio + PCI_MAIN_CMD_STS_OFS;
3082         int i, rc = 0;
3083         u32 t;
3084
3085         /* Following procedure defined in PCI "main command and status
3086          * register" table.
3087          */
3088         t = readl(reg);
3089         writel(t | STOP_PCI_MASTER, reg);
3090
3091         for (i = 0; i < 1000; i++) {
3092                 udelay(1);
3093                 t = readl(reg);
3094                 if (PCI_MASTER_EMPTY & t)
3095                         break;
3096         }
3097         if (!(PCI_MASTER_EMPTY & t)) {
3098                 printk(KERN_ERR DRV_NAME ": PCI master won't flush\n");
3099                 rc = 1;
3100                 goto done;
3101         }
3102
3103         /* set reset */
3104         i = 5;
3105         do {
3106                 writel(t | GLOB_SFT_RST, reg);
3107                 t = readl(reg);
3108                 udelay(1);
3109         } while (!(GLOB_SFT_RST & t) && (i-- > 0));
3110
3111         if (!(GLOB_SFT_RST & t)) {
3112                 printk(KERN_ERR DRV_NAME ": can't set global reset\n");
3113                 rc = 1;
3114                 goto done;
3115         }
3116
3117         /* clear reset and *reenable the PCI master* (not mentioned in spec) */
3118         i = 5;
3119         do {
3120                 writel(t & ~(GLOB_SFT_RST | STOP_PCI_MASTER), reg);
3121                 t = readl(reg);
3122                 udelay(1);
3123         } while ((GLOB_SFT_RST & t) && (i-- > 0));
3124
3125         if (GLOB_SFT_RST & t) {
3126                 printk(KERN_ERR DRV_NAME ": can't clear global reset\n");
3127                 rc = 1;
3128         }
3129 done:
3130         return rc;
3131 }
3132
3133 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
3134                            void __iomem *mmio)
3135 {
3136         void __iomem *port_mmio;
3137         u32 tmp;
3138
3139         tmp = readl(mmio + MV_RESET_CFG_OFS);
3140         if ((tmp & (1 << 0)) == 0) {
3141                 hpriv->signal[idx].amps = 0x7 << 8;
3142                 hpriv->signal[idx].pre = 0x1 << 5;
3143                 return;
3144         }
3145
3146         port_mmio = mv_port_base(mmio, idx);
3147         tmp = readl(port_mmio + PHY_MODE2);
3148
3149         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
3150         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
3151 }
3152
3153 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
3154 {
3155         writel(0x00000060, mmio + MV_GPIO_PORT_CTL_OFS);
3156 }
3157
3158 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
3159                            unsigned int port)
3160 {
3161         void __iomem *port_mmio = mv_port_base(mmio, port);
3162
3163         u32 hp_flags = hpriv->hp_flags;
3164         int fix_phy_mode2 =
3165                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
3166         int fix_phy_mode4 =
3167                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
3168         u32 m2, m3;
3169
3170         if (fix_phy_mode2) {
3171                 m2 = readl(port_mmio + PHY_MODE2);
3172                 m2 &= ~(1 << 16);
3173                 m2 |= (1 << 31);
3174                 writel(m2, port_mmio + PHY_MODE2);
3175
3176                 udelay(200);
3177
3178                 m2 = readl(port_mmio + PHY_MODE2);
3179                 m2 &= ~((1 << 16) | (1 << 31));
3180                 writel(m2, port_mmio + PHY_MODE2);
3181
3182                 udelay(200);
3183         }
3184
3185         /*
3186          * Gen-II/IIe PHY_MODE3 errata RM#2:
3187          * Achieves better receiver noise performance than the h/w default:
3188          */
3189         m3 = readl(port_mmio + PHY_MODE3);
3190         m3 = (m3 & 0x1f) | (0x5555601 << 5);
3191
3192         /* Guideline 88F5182 (GL# SATA-S11) */
3193         if (IS_SOC(hpriv))
3194                 m3 &= ~0x1c;
3195
3196         if (fix_phy_mode4) {
3197                 u32 m4 = readl(port_mmio + PHY_MODE4);
3198                 /*
3199                  * Enforce reserved-bit restrictions on GenIIe devices only.
3200                  * For earlier chipsets, force only the internal config field
3201                  *  (workaround for errata FEr SATA#10 part 1).
3202                  */
3203                 if (IS_GEN_IIE(hpriv))
3204                         m4 = (m4 & ~PHY_MODE4_RSVD_ZEROS) | PHY_MODE4_RSVD_ONES;
3205                 else
3206                         m4 = (m4 & ~PHY_MODE4_CFG_MASK) | PHY_MODE4_CFG_VALUE;
3207                 writel(m4, port_mmio + PHY_MODE4);
3208         }
3209         /*
3210          * Workaround for 60x1-B2 errata SATA#13:
3211          * Any write to PHY_MODE4 (above) may corrupt PHY_MODE3,
3212          * so we must always rewrite PHY_MODE3 after PHY_MODE4.
3213          */
3214         writel(m3, port_mmio + PHY_MODE3);
3215
3216         /* Revert values of pre-emphasis and signal amps to the saved ones */
3217         m2 = readl(port_mmio + PHY_MODE2);
3218
3219         m2 &= ~MV_M2_PREAMP_MASK;
3220         m2 |= hpriv->signal[port].amps;
3221         m2 |= hpriv->signal[port].pre;
3222         m2 &= ~(1 << 16);
3223
3224         /* according to mvSata 3.6.1, some IIE values are fixed */
3225         if (IS_GEN_IIE(hpriv)) {
3226                 m2 &= ~0xC30FF01F;
3227                 m2 |= 0x0000900F;
3228         }
3229
3230         writel(m2, port_mmio + PHY_MODE2);
3231 }
3232
3233 /* TODO: use the generic LED interface to configure the SATA Presence */
3234 /* & Acitivy LEDs on the board */
3235 static void mv_soc_enable_leds(struct mv_host_priv *hpriv,
3236                                       void __iomem *mmio)
3237 {
3238         return;
3239 }
3240
3241 static void mv_soc_read_preamp(struct mv_host_priv *hpriv, int idx,
3242                            void __iomem *mmio)
3243 {
3244         void __iomem *port_mmio;
3245         u32 tmp;
3246
3247         port_mmio = mv_port_base(mmio, idx);
3248         tmp = readl(port_mmio + PHY_MODE2);
3249
3250         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
3251         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
3252 }
3253
3254 #undef ZERO
3255 #define ZERO(reg) writel(0, port_mmio + (reg))
3256 static void mv_soc_reset_hc_port(struct mv_host_priv *hpriv,
3257                                         void __iomem *mmio, unsigned int port)
3258 {
3259         void __iomem *port_mmio = mv_port_base(mmio, port);
3260
3261         mv_reset_channel(hpriv, mmio, port);
3262
3263         ZERO(0x028);            /* command */
3264         writel(0x101f, port_mmio + EDMA_CFG_OFS);
3265         ZERO(0x004);            /* timer */
3266         ZERO(0x008);            /* irq err cause */
3267         ZERO(0x00c);            /* irq err mask */
3268         ZERO(0x010);            /* rq bah */
3269         ZERO(0x014);            /* rq inp */
3270         ZERO(0x018);            /* rq outp */
3271         ZERO(0x01c);            /* respq bah */
3272         ZERO(0x024);            /* respq outp */
3273         ZERO(0x020);            /* respq inp */
3274         ZERO(0x02c);            /* test control */
3275         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT_OFS);
3276 }
3277
3278 #undef ZERO
3279
3280 #define ZERO(reg) writel(0, hc_mmio + (reg))
3281 static void mv_soc_reset_one_hc(struct mv_host_priv *hpriv,
3282                                        void __iomem *mmio)
3283 {
3284         void __iomem *hc_mmio = mv_hc_base(mmio, 0);
3285
3286         ZERO(0x00c);
3287         ZERO(0x010);
3288         ZERO(0x014);
3289
3290 }
3291
3292 #undef ZERO
3293
3294 static int mv_soc_reset_hc(struct mv_host_priv *hpriv,
3295                                   void __iomem *mmio, unsigned int n_hc)
3296 {
3297         unsigned int port;
3298
3299         for (port = 0; port < hpriv->n_ports; port++)
3300                 mv_soc_reset_hc_port(hpriv, mmio, port);
3301
3302         mv_soc_reset_one_hc(hpriv, mmio);
3303
3304         return 0;
3305 }
3306
3307 static void mv_soc_reset_flash(struct mv_host_priv *hpriv,
3308                                       void __iomem *mmio)
3309 {
3310         return;
3311 }
3312
3313 static void mv_soc_reset_bus(struct ata_host *host, void __iomem *mmio)
3314 {
3315         return;
3316 }
3317
3318 static void mv_setup_ifcfg(void __iomem *port_mmio, int want_gen2i)
3319 {
3320         u32 ifcfg = readl(port_mmio + SATA_INTERFACE_CFG_OFS);
3321
3322         ifcfg = (ifcfg & 0xf7f) | 0x9b1000;     /* from chip spec */
3323         if (want_gen2i)
3324                 ifcfg |= (1 << 7);              /* enable gen2i speed */
3325         writelfl(ifcfg, port_mmio + SATA_INTERFACE_CFG_OFS);
3326 }
3327
3328 static void mv_reset_channel(struct mv_host_priv *hpriv, void __iomem *mmio,
3329                              unsigned int port_no)
3330 {
3331         void __iomem *port_mmio = mv_port_base(mmio, port_no);
3332
3333         /*
3334          * The datasheet warns against setting EDMA_RESET when EDMA is active
3335          * (but doesn't say what the problem might be).  So we first try
3336          * to disable the EDMA engine before doing the EDMA_RESET operation.
3337          */
3338         mv_stop_edma_engine(port_mmio);
3339         writelfl(EDMA_RESET, port_mmio + EDMA_CMD_OFS);
3340
3341         if (!IS_GEN_I(hpriv)) {
3342                 /* Enable 3.0gb/s link speed: this survives EDMA_RESET */
3343                 mv_setup_ifcfg(port_mmio, 1);
3344         }
3345         /*
3346          * Strobing EDMA_RESET here causes a hard reset of the SATA transport,
3347          * link, and physical layers.  It resets all SATA interface registers
3348          * (except for SATA_INTERFACE_CFG), and issues a COMRESET to the dev.
3349          */
3350         writelfl(EDMA_RESET, port_mmio + EDMA_CMD_OFS);
3351         udelay(25);     /* allow reset propagation */
3352         writelfl(0, port_mmio + EDMA_CMD_OFS);
3353
3354         hpriv->ops->phy_errata(hpriv, mmio, port_no);
3355
3356         if (IS_GEN_I(hpriv))
3357                 mdelay(1);
3358 }
3359
3360 static void mv_pmp_select(struct ata_port *ap, int pmp)
3361 {
3362         if (sata_pmp_supported(ap)) {
3363                 void __iomem *port_mmio = mv_ap_base(ap);
3364                 u32 reg = readl(port_mmio + SATA_IFCTL_OFS);
3365                 int old = reg & 0xf;
3366
3367                 if (old != pmp) {
3368                         reg = (reg & ~0xf) | pmp;
3369                         writelfl(reg, port_mmio + SATA_IFCTL_OFS);
3370                 }
3371         }
3372 }
3373
3374 static int mv_pmp_hardreset(struct ata_link *link, unsigned int *class,
3375                                 unsigned long deadline)
3376 {
3377         mv_pmp_select(link->ap, sata_srst_pmp(link));
3378         return sata_std_hardreset(link, class, deadline);
3379 }
3380
3381 static int mv_softreset(struct ata_link *link, unsigned int *class,
3382                                 unsigned long deadline)
3383 {
3384         mv_pmp_select(link->ap, sata_srst_pmp(link));
3385         return ata_sff_softreset(link, class, deadline);
3386 }
3387
3388 static int mv_hardreset(struct ata_link *link, unsigned int *class,
3389                         unsigned long deadline)
3390 {
3391         struct ata_port *ap = link->ap;
3392         struct mv_host_priv *hpriv = ap->host->private_data;
3393         struct mv_port_priv *pp = ap->private_data;
3394         void __iomem *mmio = hpriv->base;
3395         int rc, attempts = 0, extra = 0;
3396         u32 sstatus;
3397         bool online;
3398
3399         mv_reset_channel(hpriv, mmio, ap->port_no);
3400         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
3401         pp->pp_flags &=
3402           ~(MV_PP_FLAG_FBS_EN | MV_PP_FLAG_NCQ_EN | MV_PP_FLAG_FAKE_ATA_BUSY);
3403
3404         /* Workaround for errata FEr SATA#10 (part 2) */
3405         do {
3406                 const unsigned long *timing =
3407                                 sata_ehc_deb_timing(&link->eh_context);
3408
3409                 rc = sata_link_hardreset(link, timing, deadline + extra,
3410                                          &online, NULL);
3411                 rc = online ? -EAGAIN : rc;
3412                 if (rc)
3413                         return rc;
3414                 sata_scr_read(link, SCR_STATUS, &sstatus);
3415                 if (!IS_GEN_I(hpriv) && ++attempts >= 5 && sstatus == 0x121) {
3416                         /* Force 1.5gb/s link speed and try again */
3417                         mv_setup_ifcfg(mv_ap_base(ap), 0);
3418                         if (time_after(jiffies + HZ, deadline))
3419                                 extra = HZ; /* only extend it once, max */
3420                 }
3421         } while (sstatus != 0x0 && sstatus != 0x113 && sstatus != 0x123);
3422         mv_save_cached_regs(ap);
3423         mv_edma_cfg(ap, 0, 0);
3424
3425         return rc;
3426 }
3427
3428 static void mv_eh_freeze(struct ata_port *ap)
3429 {
3430         mv_stop_edma(ap);
3431         mv_enable_port_irqs(ap, 0);
3432 }
3433
3434 static void mv_eh_thaw(struct ata_port *ap)
3435 {
3436         struct mv_host_priv *hpriv = ap->host->private_data;
3437         unsigned int port = ap->port_no;
3438         unsigned int hardport = mv_hardport_from_port(port);
3439         void __iomem *hc_mmio = mv_hc_base_from_port(hpriv->base, port);
3440         void __iomem *port_mmio = mv_ap_base(ap);
3441         u32 hc_irq_cause;
3442
3443         /* clear EDMA errors on this port */
3444         writel(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
3445
3446         /* clear pending irq events */
3447         hc_irq_cause = ~((DEV_IRQ | DMA_IRQ) << hardport);
3448         writelfl(hc_irq_cause, hc_mmio + HC_IRQ_CAUSE_OFS);
3449
3450         mv_enable_port_irqs(ap, ERR_IRQ);
3451 }
3452
3453 /**
3454  *      mv_port_init - Perform some early initialization on a single port.
3455  *      @port: libata data structure storing shadow register addresses
3456  *      @port_mmio: base address of the port
3457  *
3458  *      Initialize shadow register mmio addresses, clear outstanding
3459  *      interrupts on the port, and unmask interrupts for the future
3460  *      start of the port.
3461  *
3462  *      LOCKING:
3463  *      Inherited from caller.
3464  */
3465 static void mv_port_init(struct ata_ioports *port,  void __iomem *port_mmio)
3466 {
3467         void __iomem *shd_base = port_mmio + SHD_BLK_OFS;
3468         unsigned serr_ofs;
3469
3470         /* PIO related setup
3471          */
3472         port->data_addr = shd_base + (sizeof(u32) * ATA_REG_DATA);
3473         port->error_addr =
3474                 port->feature_addr = shd_base + (sizeof(u32) * ATA_REG_ERR);
3475         port->nsect_addr = shd_base + (sizeof(u32) * ATA_REG_NSECT);
3476         port->lbal_addr = shd_base + (sizeof(u32) * ATA_REG_LBAL);
3477         port->lbam_addr = shd_base + (sizeof(u32) * ATA_REG_LBAM);
3478         port->lbah_addr = shd_base + (sizeof(u32) * ATA_REG_LBAH);
3479         port->device_addr = shd_base + (sizeof(u32) * ATA_REG_DEVICE);
3480         port->status_addr =
3481                 port->command_addr = shd_base + (sizeof(u32) * ATA_REG_STATUS);
3482         /* special case: control/altstatus doesn't have ATA_REG_ address */
3483         port->altstatus_addr = port->ctl_addr = shd_base + SHD_CTL_AST_OFS;
3484
3485         /* unused: */
3486         port->cmd_addr = port->bmdma_addr = port->scr_addr = NULL;
3487
3488         /* Clear any currently outstanding port interrupt conditions */
3489         serr_ofs = mv_scr_offset(SCR_ERROR);
3490         writelfl(readl(port_mmio + serr_ofs), port_mmio + serr_ofs);
3491         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
3492
3493         /* unmask all non-transient EDMA error interrupts */
3494         writelfl(~EDMA_ERR_IRQ_TRANSIENT, port_mmio + EDMA_ERR_IRQ_MASK_OFS);
3495
3496         VPRINTK("EDMA cfg=0x%08x EDMA IRQ err cause/mask=0x%08x/0x%08x\n",
3497                 readl(port_mmio + EDMA_CFG_OFS),
3498                 readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS),
3499                 readl(port_mmio + EDMA_ERR_IRQ_MASK_OFS));
3500 }
3501
3502 static unsigned int mv_in_pcix_mode(struct ata_host *host)
3503 {
3504         struct mv_host_priv *hpriv = host->private_data;
3505         void __iomem *mmio = hpriv->base;
3506         u32 reg;
3507
3508         if (IS_SOC(hpriv) || !IS_PCIE(hpriv))
3509                 return 0;       /* not PCI-X capable */
3510         reg = readl(mmio + MV_PCI_MODE_OFS);
3511         if ((reg & MV_PCI_MODE_MASK) == 0)
3512                 return 0;       /* conventional PCI mode */
3513         return 1;       /* chip is in PCI-X mode */
3514 }
3515
3516 static int mv_pci_cut_through_okay(struct ata_host *host)
3517 {
3518         struct mv_host_priv *hpriv = host->private_data;
3519         void __iomem *mmio = hpriv->base;
3520         u32 reg;
3521
3522         if (!mv_in_pcix_mode(host)) {
3523                 reg = readl(mmio + PCI_COMMAND_OFS);
3524                 if (reg & PCI_COMMAND_MRDTRIG)
3525                         return 0; /* not okay */
3526         }
3527         return 1; /* okay */
3528 }
3529
3530 static int mv_chip_id(struct ata_host *host, unsigned int board_idx)
3531 {
3532         struct pci_dev *pdev = to_pci_dev(host->dev);
3533         struct mv_host_priv *hpriv = host->private_data;
3534         u32 hp_flags = hpriv->hp_flags;
3535
3536         switch (board_idx) {
3537         case chip_5080:
3538                 hpriv->ops = &mv5xxx_ops;
3539                 hp_flags |= MV_HP_GEN_I;
3540
3541                 switch (pdev->revision) {
3542                 case 0x1:
3543                         hp_flags |= MV_HP_ERRATA_50XXB0;
3544                         break;
3545                 case 0x3:
3546                         hp_flags |= MV_HP_ERRATA_50XXB2;
3547                         break;
3548                 default:
3549                         dev_printk(KERN_WARNING, &pdev->dev,
3550                            "Applying 50XXB2 workarounds to unknown rev\n");
3551                         hp_flags |= MV_HP_ERRATA_50XXB2;
3552                         break;
3553                 }
3554                 break;
3555
3556         case chip_504x:
3557         case chip_508x:
3558                 hpriv->ops = &mv5xxx_ops;
3559                 hp_flags |= MV_HP_GEN_I;
3560
3561                 switch (pdev->revision) {
3562                 case 0x0:
3563                         hp_flags |= MV_HP_ERRATA_50XXB0;
3564                         break;
3565                 case 0x3:
3566                         hp_flags |= MV_HP_ERRATA_50XXB2;
3567                         break;
3568                 default:
3569                         dev_printk(KERN_WARNING, &pdev->dev,
3570                            "Applying B2 workarounds to unknown rev\n");
3571                         hp_flags |= MV_HP_ERRATA_50XXB2;
3572                         break;
3573                 }
3574                 break;
3575
3576         case chip_604x:
3577         case chip_608x:
3578                 hpriv->ops = &mv6xxx_ops;
3579                 hp_flags |= MV_HP_GEN_II;
3580
3581                 switch (pdev->revision) {
3582                 case 0x7:
3583                         hp_flags |= MV_HP_ERRATA_60X1B2;
3584                         break;
3585                 case 0x9:
3586                         hp_flags |= MV_HP_ERRATA_60X1C0;
3587                         break;
3588                 default:
3589                         dev_printk(KERN_WARNING, &pdev->dev,
3590                                    "Applying B2 workarounds to unknown rev\n");
3591                         hp_flags |= MV_HP_ERRATA_60X1B2;
3592                         break;
3593                 }
3594                 break;
3595
3596         case chip_7042:
3597                 hp_flags |= MV_HP_PCIE | MV_HP_CUT_THROUGH;
3598                 if (pdev->vendor == PCI_VENDOR_ID_TTI &&
3599                     (pdev->device == 0x2300 || pdev->device == 0x2310))
3600                 {
3601                         /*
3602                          * Highpoint RocketRAID PCIe 23xx series cards:
3603                          *
3604                          * Unconfigured drives are treated as "Legacy"
3605                          * by the BIOS, and it overwrites sector 8 with
3606                          * a "Lgcy" metadata block prior to Linux boot.
3607                          *
3608                          * Configured drives (RAID or JBOD) leave sector 8
3609                          * alone, but instead overwrite a high numbered
3610                          * sector for the RAID metadata.  This sector can
3611                          * be determined exactly, by truncating the physical
3612                          * drive capacity to a nice even GB value.
3613                          *
3614                          * RAID metadata is at: (dev->n_sectors & ~0xfffff)
3615                          *
3616                          * Warn the user, lest they think we're just buggy.
3617                          */
3618                         printk(KERN_WARNING DRV_NAME ": Highpoint RocketRAID"
3619                                 " BIOS CORRUPTS DATA on all attached drives,"
3620                                 " regardless of if/how they are configured."
3621                                 " BEWARE!\n");
3622                         printk(KERN_WARNING DRV_NAME ": For data safety, do not"
3623                                 " use sectors 8-9 on \"Legacy\" drives,"
3624                                 " and avoid the final two gigabytes on"
3625                                 " all RocketRAID BIOS initialized drives.\n");
3626                 }
3627                 /* drop through */
3628         case chip_6042:
3629                 hpriv->ops = &mv6xxx_ops;
3630                 hp_flags |= MV_HP_GEN_IIE;
3631                 if (board_idx == chip_6042 && mv_pci_cut_through_okay(host))
3632                         hp_flags |= MV_HP_CUT_THROUGH;
3633
3634                 switch (pdev->revision) {
3635                 case 0x2: /* Rev.B0: the first/only public release */
3636                         hp_flags |= MV_HP_ERRATA_60X1C0;
3637                         break;
3638                 default:
3639                         dev_printk(KERN_WARNING, &pdev->dev,
3640                            "Applying 60X1C0 workarounds to unknown rev\n");
3641                         hp_flags |= MV_HP_ERRATA_60X1C0;
3642                         break;
3643                 }
3644                 break;
3645         case chip_soc:
3646                 hpriv->ops = &mv_soc_ops;
3647                 hp_flags |= MV_HP_FLAG_SOC | MV_HP_GEN_IIE |
3648                         MV_HP_ERRATA_60X1C0;
3649                 break;
3650
3651         default:
3652                 dev_printk(KERN_ERR, host->dev,
3653                            "BUG: invalid board index %u\n", board_idx);
3654                 return 1;
3655         }
3656
3657         hpriv->hp_flags = hp_flags;
3658         if (hp_flags & MV_HP_PCIE) {
3659                 hpriv->irq_cause_ofs    = PCIE_IRQ_CAUSE_OFS;
3660                 hpriv->irq_mask_ofs     = PCIE_IRQ_MASK_OFS;
3661                 hpriv->unmask_all_irqs  = PCIE_UNMASK_ALL_IRQS;
3662         } else {
3663                 hpriv->irq_cause_ofs    = PCI_IRQ_CAUSE_OFS;
3664                 hpriv->irq_mask_ofs     = PCI_IRQ_MASK_OFS;
3665                 hpriv->unmask_all_irqs  = PCI_UNMASK_ALL_IRQS;
3666         }
3667
3668         return 0;
3669 }
3670
3671 /**
3672  *      mv_init_host - Perform some early initialization of the host.
3673  *      @host: ATA host to initialize
3674  *      @board_idx: controller index
3675  *
3676  *      If possible, do an early global reset of the host.  Then do
3677  *      our port init and clear/unmask all/relevant host interrupts.
3678  *
3679  *      LOCKING:
3680  *      Inherited from caller.
3681  */
3682 static int mv_init_host(struct ata_host *host, unsigned int board_idx)
3683 {
3684         int rc = 0, n_hc, port, hc;
3685         struct mv_host_priv *hpriv = host->private_data;
3686         void __iomem *mmio = hpriv->base;
3687
3688         rc = mv_chip_id(host, board_idx);
3689         if (rc)
3690                 goto done;
3691
3692         if (IS_SOC(hpriv)) {
3693                 hpriv->main_irq_cause_addr = mmio + SOC_HC_MAIN_IRQ_CAUSE_OFS;
3694                 hpriv->main_irq_mask_addr  = mmio + SOC_HC_MAIN_IRQ_MASK_OFS;
3695         } else {
3696                 hpriv->main_irq_cause_addr = mmio + PCI_HC_MAIN_IRQ_CAUSE_OFS;
3697                 hpriv->main_irq_mask_addr  = mmio + PCI_HC_MAIN_IRQ_MASK_OFS;
3698         }
3699
3700         /* initialize shadow irq mask with register's value */
3701         hpriv->main_irq_mask = readl(hpriv->main_irq_mask_addr);
3702
3703         /* global interrupt mask: 0 == mask everything */
3704         mv_set_main_irq_mask(host, ~0, 0);
3705
3706         n_hc = mv_get_hc_count(host->ports[0]->flags);
3707
3708         for (port = 0; port < host->n_ports; port++)
3709                 hpriv->ops->read_preamp(hpriv, port, mmio);
3710
3711         rc = hpriv->ops->reset_hc(hpriv, mmio, n_hc);
3712         if (rc)
3713                 goto done;
3714
3715         hpriv->ops->reset_flash(hpriv, mmio);
3716         hpriv->ops->reset_bus(host, mmio);
3717         hpriv->ops->enable_leds(hpriv, mmio);
3718
3719         for (port = 0; port < host->n_ports; port++) {
3720                 struct ata_port *ap = host->ports[port];
3721                 void __iomem *port_mmio = mv_port_base(mmio, port);
3722
3723                 mv_port_init(&ap->ioaddr, port_mmio);
3724
3725 #ifdef CONFIG_PCI
3726                 if (!IS_SOC(hpriv)) {
3727                         unsigned int offset = port_mmio - mmio;
3728                         ata_port_pbar_desc(ap, MV_PRIMARY_BAR, -1, "mmio");
3729                         ata_port_pbar_desc(ap, MV_PRIMARY_BAR, offset, "port");
3730                 }
3731 #endif
3732         }
3733
3734         for (hc = 0; hc < n_hc; hc++) {
3735                 void __iomem *hc_mmio = mv_hc_base(mmio, hc);
3736
3737                 VPRINTK("HC%i: HC config=0x%08x HC IRQ cause "
3738                         "(before clear)=0x%08x\n", hc,
3739                         readl(hc_mmio + HC_CFG_OFS),
3740                         readl(hc_mmio + HC_IRQ_CAUSE_OFS));
3741
3742                 /* Clear any currently outstanding hc interrupt conditions */
3743                 writelfl(0, hc_mmio + HC_IRQ_CAUSE_OFS);
3744         }
3745
3746         if (!IS_SOC(hpriv)) {
3747                 /* Clear any currently outstanding host interrupt conditions */
3748                 writelfl(0, mmio + hpriv->irq_cause_ofs);
3749
3750                 /* and unmask interrupt generation for host regs */
3751                 writelfl(hpriv->unmask_all_irqs, mmio + hpriv->irq_mask_ofs);
3752         }
3753
3754         /*
3755          * enable only global host interrupts for now.
3756          * The per-port interrupts get done later as ports are set up.
3757          */
3758         mv_set_main_irq_mask(host, 0, PCI_ERR);
3759         mv_set_irq_coalescing(host, irq_coalescing_io_count,
3760                                     irq_coalescing_usecs);
3761 done:
3762         return rc;
3763 }
3764
3765 static int mv_create_dma_pools(struct mv_host_priv *hpriv, struct device *dev)
3766 {
3767         hpriv->crqb_pool   = dmam_pool_create("crqb_q", dev, MV_CRQB_Q_SZ,
3768                                                              MV_CRQB_Q_SZ, 0);
3769         if (!hpriv->crqb_pool)
3770                 return -ENOMEM;
3771
3772         hpriv->crpb_pool   = dmam_pool_create("crpb_q", dev, MV_CRPB_Q_SZ,
3773                                                              MV_CRPB_Q_SZ, 0);
3774         if (!hpriv->crpb_pool)
3775                 return -ENOMEM;
3776
3777         hpriv->sg_tbl_pool = dmam_pool_create("sg_tbl", dev, MV_SG_TBL_SZ,
3778                                                              MV_SG_TBL_SZ, 0);
3779         if (!hpriv->sg_tbl_pool)
3780                 return -ENOMEM;
3781
3782         return 0;
3783 }
3784
3785 static void mv_conf_mbus_windows(struct mv_host_priv *hpriv,
3786                                  struct mbus_dram_target_info *dram)
3787 {
3788         int i;
3789
3790         for (i = 0; i < 4; i++) {
3791                 writel(0, hpriv->base + WINDOW_CTRL(i));
3792                 writel(0, hpriv->base + WINDOW_BASE(i));
3793         }
3794
3795         for (i = 0; i < dram->num_cs; i++) {
3796                 struct mbus_dram_window *cs = dram->cs + i;
3797
3798                 writel(((cs->size - 1) & 0xffff0000) |
3799                         (cs->mbus_attr << 8) |
3800                         (dram->mbus_dram_target_id << 4) | 1,
3801                         hpriv->base + WINDOW_CTRL(i));
3802                 writel(cs->base, hpriv->base + WINDOW_BASE(i));
3803         }
3804 }
3805
3806 /**
3807  *      mv_platform_probe - handle a positive probe of an soc Marvell
3808  *      host
3809  *      @pdev: platform device found
3810  *
3811  *      LOCKING:
3812  *      Inherited from caller.
3813  */
3814 static int mv_platform_probe(struct platform_device *pdev)
3815 {
3816         static int printed_version;
3817         const struct mv_sata_platform_data *mv_platform_data;
3818         const struct ata_port_info *ppi[] =
3819             { &mv_port_info[chip_soc], NULL };
3820         struct ata_host *host;
3821         struct mv_host_priv *hpriv;
3822         struct resource *res;
3823         int n_ports, rc;
3824
3825         if (!printed_version++)
3826                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
3827
3828         /*
3829          * Simple resource validation ..
3830          */
3831         if (unlikely(pdev->num_resources != 2)) {
3832                 dev_err(&pdev->dev, "invalid number of resources\n");
3833                 return -EINVAL;
3834         }
3835
3836         /*
3837          * Get the register base first
3838          */
3839         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
3840         if (res == NULL)
3841                 return -EINVAL;
3842
3843         /* allocate host */
3844         mv_platform_data = pdev->dev.platform_data;
3845         n_ports = mv_platform_data->n_ports;
3846
3847         host = ata_host_alloc_pinfo(&pdev->dev, ppi, n_ports);
3848         hpriv = devm_kzalloc(&pdev->dev, sizeof(*hpriv), GFP_KERNEL);
3849
3850         if (!host || !hpriv)
3851                 return -ENOMEM;
3852         host->private_data = hpriv;
3853         hpriv->n_ports = n_ports;
3854
3855         host->iomap = NULL;
3856         hpriv->base = devm_ioremap(&pdev->dev, res->start,
3857                                    res->end - res->start + 1);
3858         hpriv->base -= MV_SATAHC0_REG_BASE;
3859
3860         /*
3861          * (Re-)program MBUS remapping windows if we are asked to.
3862          */
3863         if (mv_platform_data->dram != NULL)
3864                 mv_conf_mbus_windows(hpriv, mv_platform_data->dram);
3865
3866         rc = mv_create_dma_pools(hpriv, &pdev->dev);
3867         if (rc)
3868                 return rc;
3869
3870         /* initialize adapter */
3871         rc = mv_init_host(host, chip_soc);
3872         if (rc)
3873                 return rc;
3874
3875         dev_printk(KERN_INFO, &pdev->dev,
3876                    "slots %u ports %d\n", (unsigned)MV_MAX_Q_DEPTH,
3877                    host->n_ports);
3878
3879         return ata_host_activate(host, platform_get_irq(pdev, 0), mv_interrupt,
3880                                  IRQF_SHARED, &mv6_sht);
3881 }
3882
3883 /*
3884  *
3885  *      mv_platform_remove    -       unplug a platform interface
3886  *      @pdev: platform device
3887  *
3888  *      A platform bus SATA device has been unplugged. Perform the needed
3889  *      cleanup. Also called on module unload for any active devices.
3890  */
3891 static int __devexit mv_platform_remove(struct platform_device *pdev)
3892 {
3893         struct device *dev = &pdev->dev;
3894         struct ata_host *host = dev_get_drvdata(dev);
3895
3896         ata_host_detach(host);
3897         return 0;
3898 }
3899
3900 static struct platform_driver mv_platform_driver = {
3901         .probe                  = mv_platform_probe,
3902         .remove                 = __devexit_p(mv_platform_remove),
3903         .driver                 = {
3904                                    .name = DRV_NAME,
3905                                    .owner = THIS_MODULE,
3906                                   },
3907 };
3908
3909
3910 #ifdef CONFIG_PCI
3911 static int mv_pci_init_one(struct pci_dev *pdev,
3912                            const struct pci_device_id *ent);
3913
3914
3915 static struct pci_driver mv_pci_driver = {
3916         .name                   = DRV_NAME,
3917         .id_table               = mv_pci_tbl,
3918         .probe                  = mv_pci_init_one,
3919         .remove                 = ata_pci_remove_one,
3920 };
3921
3922 /* move to PCI layer or libata core? */
3923 static int pci_go_64(struct pci_dev *pdev)
3924 {
3925         int rc;
3926
3927         if (!pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
3928                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
3929                 if (rc) {
3930                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
3931                         if (rc) {
3932                                 dev_printk(KERN_ERR, &pdev->dev,
3933                                            "64-bit DMA enable failed\n");
3934                                 return rc;
3935                         }
3936                 }
3937         } else {
3938                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
3939                 if (rc) {
3940                         dev_printk(KERN_ERR, &pdev->dev,
3941                                    "32-bit DMA enable failed\n");
3942                         return rc;
3943                 }
3944                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
3945                 if (rc) {
3946                         dev_printk(KERN_ERR, &pdev->dev,
3947                                    "32-bit consistent DMA enable failed\n");
3948                         return rc;
3949                 }
3950         }
3951
3952         return rc;
3953 }
3954
3955 /**
3956  *      mv_print_info - Dump key info to kernel log for perusal.
3957  *      @host: ATA host to print info about
3958  *
3959  *      FIXME: complete this.
3960  *
3961  *      LOCKING:
3962  *      Inherited from caller.
3963  */
3964 static void mv_print_info(struct ata_host *host)
3965 {
3966         struct pci_dev *pdev = to_pci_dev(host->dev);
3967         struct mv_host_priv *hpriv = host->private_data;
3968         u8 scc;
3969         const char *scc_s, *gen;
3970
3971         /* Use this to determine the HW stepping of the chip so we know
3972          * what errata to workaround
3973          */
3974         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &scc);
3975         if (scc == 0)
3976                 scc_s = "SCSI";
3977         else if (scc == 0x01)
3978                 scc_s = "RAID";
3979         else
3980                 scc_s = "?";
3981
3982         if (IS_GEN_I(hpriv))
3983                 gen = "I";
3984         else if (IS_GEN_II(hpriv))
3985                 gen = "II";
3986         else if (IS_GEN_IIE(hpriv))
3987                 gen = "IIE";
3988         else
3989                 gen = "?";
3990
3991         dev_printk(KERN_INFO, &pdev->dev,
3992                "Gen-%s %u slots %u ports %s mode IRQ via %s\n",
3993                gen, (unsigned)MV_MAX_Q_DEPTH, host->n_ports,
3994                scc_s, (MV_HP_FLAG_MSI & hpriv->hp_flags) ? "MSI" : "INTx");
3995 }
3996
3997 /**
3998  *      mv_pci_init_one - handle a positive probe of a PCI Marvell host
3999  *      @pdev: PCI device found
4000  *      @ent: PCI device ID entry for the matched host
4001  *
4002  *      LOCKING:
4003  *      Inherited from caller.
4004  */
4005 static int mv_pci_init_one(struct pci_dev *pdev,
4006                            const struct pci_device_id *ent)
4007 {
4008         static int printed_version;
4009         unsigned int board_idx = (unsigned int)ent->driver_data;
4010         const struct ata_port_info *ppi[] = { &mv_port_info[board_idx], NULL };
4011         struct ata_host *host;
4012         struct mv_host_priv *hpriv;
4013         int n_ports, rc;
4014
4015         if (!printed_version++)
4016                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
4017
4018         /* allocate host */
4019         n_ports = mv_get_hc_count(ppi[0]->flags) * MV_PORTS_PER_HC;
4020
4021         host = ata_host_alloc_pinfo(&pdev->dev, ppi, n_ports);
4022         hpriv = devm_kzalloc(&pdev->dev, sizeof(*hpriv), GFP_KERNEL);
4023         if (!host || !hpriv)
4024                 return -ENOMEM;
4025         host->private_data = hpriv;
4026         hpriv->n_ports = n_ports;
4027
4028         /* acquire resources */
4029         rc = pcim_enable_device(pdev);
4030         if (rc)
4031                 return rc;
4032
4033         rc = pcim_iomap_regions(pdev, 1 << MV_PRIMARY_BAR, DRV_NAME);
4034         if (rc == -EBUSY)
4035                 pcim_pin_device(pdev);
4036         if (rc)
4037                 return rc;
4038         host->iomap = pcim_iomap_table(pdev);
4039         hpriv->base = host->iomap[MV_PRIMARY_BAR];
4040
4041         rc = pci_go_64(pdev);
4042         if (rc)
4043                 return rc;
4044
4045         rc = mv_create_dma_pools(hpriv, &pdev->dev);
4046         if (rc)
4047                 return rc;
4048
4049         /* initialize adapter */
4050         rc = mv_init_host(host, board_idx);
4051         if (rc)
4052                 return rc;
4053
4054         /* Enable message-switched interrupts, if requested */
4055         if (msi && pci_enable_msi(pdev) == 0)
4056                 hpriv->hp_flags |= MV_HP_FLAG_MSI;
4057
4058         mv_dump_pci_cfg(pdev, 0x68);
4059         mv_print_info(host);
4060
4061         pci_set_master(pdev);
4062         pci_try_set_mwi(pdev);
4063         return ata_host_activate(host, pdev->irq, mv_interrupt, IRQF_SHARED,
4064                                  IS_GEN_I(hpriv) ? &mv5_sht : &mv6_sht);
4065 }
4066 #endif
4067
4068 static int mv_platform_probe(struct platform_device *pdev);
4069 static int __devexit mv_platform_remove(struct platform_device *pdev);
4070
4071 static int __init mv_init(void)
4072 {
4073         int rc = -ENODEV;
4074 #ifdef CONFIG_PCI
4075         rc = pci_register_driver(&mv_pci_driver);
4076         if (rc < 0)
4077                 return rc;
4078 #endif
4079         rc = platform_driver_register(&mv_platform_driver);
4080
4081 #ifdef CONFIG_PCI
4082         if (rc < 0)
4083                 pci_unregister_driver(&mv_pci_driver);
4084 #endif
4085         return rc;
4086 }
4087
4088 static void __exit mv_exit(void)
4089 {
4090 #ifdef CONFIG_PCI
4091         pci_unregister_driver(&mv_pci_driver);
4092 #endif
4093         platform_driver_unregister(&mv_platform_driver);
4094 }
4095
4096 MODULE_AUTHOR("Brett Russ");
4097 MODULE_DESCRIPTION("SCSI low-level driver for Marvell SATA controllers");
4098 MODULE_LICENSE("GPL");
4099 MODULE_DEVICE_TABLE(pci, mv_pci_tbl);
4100 MODULE_VERSION(DRV_VERSION);
4101 MODULE_ALIAS("platform:" DRV_NAME);
4102
4103 module_init(mv_init);
4104 module_exit(mv_exit);