drivers/usb/host/xhci.h

   1 /*
   2  * xHCI host controller driver
   3  *
   4  * Copyright (C) 2008 Intel Corp.
   5  *
   6  * Author: Sarah Sharp
   7  * Some code borrowed from the Linux EHCI driver.
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License version 2 as
  11  * published by the Free Software Foundation.
  12  *
  13  * This program is distributed in the hope that it will be useful, but
  14  * WITHOUT ANY WARRANTY; without even the implied warranty of MERCHANTABILITY
  15  * or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License
  16  * for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software Foundation,
  20  * Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  21  */
  22
  23 #ifndef __LINUX_XHCI_HCD_H
  24 #define __LINUX_XHCI_HCD_H
  25
  26 #include <linux/usb.h>
  27 #include <linux/timer.h>
  28 #include <linux/kernel.h>
  29 #include <linux/usb/hcd.h>
  30
  31 /* Code sharing between pci-quirks and xhci hcd */
  32 #include        "xhci-ext-caps.h"
  33
  34 /* xHCI PCI Configuration Registers */
  35 #define XHCI_SBRN_OFFSET        (0x60)
  36
  37 /* Max number of USB devices for any host controller - limit in section 6.1 */
  38 #define MAX_HC_SLOTS            256
  39 /* Section 5.3.3 - MaxPorts */
  40 #define MAX_HC_PORTS            127
  41
  42 /*
  43  * xHCI register interface.
  44  * This corresponds to the eXtensible Host Controller Interface (xHCI)
  45  * Revision 0.95 specification
  46  */
  47
  48 /**
  49  * struct xhci_cap_regs - xHCI Host Controller Capability Registers.
  50  * @hc_capbase:         length of the capabilities register and HC version number
  51  * @hcs_params1:        HCSPARAMS1 - Structural Parameters 1
  52  * @hcs_params2:        HCSPARAMS2 - Structural Parameters 2
  53  * @hcs_params3:        HCSPARAMS3 - Structural Parameters 3
  54  * @hcc_params:         HCCPARAMS - Capability Parameters
  55  * @db_off:             DBOFF - Doorbell array offset
  56  * @run_regs_off:       RTSOFF - Runtime register space offset
  57  */
  58 struct xhci_cap_regs {
  59         u32     hc_capbase;
  60         u32     hcs_params1;
  61         u32     hcs_params2;
  62         u32     hcs_params3;
  63         u32     hcc_params;
  64         u32     db_off;
  65         u32     run_regs_off;
  66         /* Reserved up to (CAPLENGTH - 0x1C) */
  67 };
  68
  69 /* hc_capbase bitmasks */
  70 /* bits 7:0 - how long is the Capabilities register */
  71 #define HC_LENGTH(p)            XHCI_HC_LENGTH(p)
  72 /* bits 31:16   */
  73 #define HC_VERSION(p)           (((p) >> 16) & 0xffff)
  74
  75 /* HCSPARAMS1 - hcs_params1 - bitmasks */
  76 /* bits 0:7, Max Device Slots */
  77 #define HCS_MAX_SLOTS(p)        (((p) >> 0) & 0xff)
  78 #define HCS_SLOTS_MASK          0xff
  79 /* bits 8:18, Max Interrupters */
  80 #define HCS_MAX_INTRS(p)        (((p) >> 8) & 0x7ff)
  81 /* bits 24:31, Max Ports - max value is 0x7F = 127 ports */
  82 #define HCS_MAX_PORTS(p)        (((p) >> 24) & 0x7f)
  83
  84 /* HCSPARAMS2 - hcs_params2 - bitmasks */
  85 /* bits 0:3, frames or uframes that SW needs to queue transactions
  86  * ahead of the HW to meet periodic deadlines */
  87 #define HCS_IST(p)              (((p) >> 0) & 0xf)
  88 /* bits 4:7, max number of Event Ring segments */
  89 #define HCS_ERST_MAX(p)         (((p) >> 4) & 0xf)
  90 /* bit 26 Scratchpad restore - for save/restore HW state - not used yet */
  91 /* bits 27:31 number of Scratchpad buffers SW must allocate for the HW */
  92 #define HCS_MAX_SCRATCHPAD(p)   (((p) >> 27) & 0x1f)
  93
  94 /* HCSPARAMS3 - hcs_params3 - bitmasks */
  95 /* bits 0:7, Max U1 to U0 latency for the roothub ports */
  96 #define HCS_U1_LATENCY(p)       (((p) >> 0) & 0xff)
  97 /* bits 16:31, Max U2 to U0 latency for the roothub ports */
  98 #define HCS_U2_LATENCY(p)       (((p) >> 16) & 0xffff)
  99
 100 /* HCCPARAMS - hcc_params - bitmasks */
 101 /* true: HC can use 64-bit address pointers */
 102 #define HCC_64BIT_ADDR(p)       ((p) & (1 << 0))
 103 /* true: HC can do bandwidth negotiation */
 104 #define HCC_BANDWIDTH_NEG(p)    ((p) & (1 << 1))
 105 /* true: HC uses 64-byte Device Context structures
 106  * FIXME 64-byte context structures aren't supported yet.
 107  */
 108 #define HCC_64BYTE_CONTEXT(p)   ((p) & (1 << 2))
 109 /* true: HC has port power switches */
 110 #define HCC_PPC(p)              ((p) & (1 << 3))
 111 /* true: HC has port indicators */
 112 #define HCS_INDICATOR(p)        ((p) & (1 << 4))
 113 /* true: HC has Light HC Reset Capability */
 114 #define HCC_LIGHT_RESET(p)      ((p) & (1 << 5))
 115 /* true: HC supports latency tolerance messaging */
 116 #define HCC_LTC(p)              ((p) & (1 << 6))
 117 /* true: no secondary Stream ID Support */
 118 #define HCC_NSS(p)              ((p) & (1 << 7))
 119 /* Max size for Primary Stream Arrays - 2^(n+1), where n is bits 12:15 */
 120 #define HCC_MAX_PSA(p)          (1 << ((((p) >> 12) & 0xf) + 1))
 121 /* Extended Capabilities pointer from PCI base - section 5.3.6 */
 122 #define HCC_EXT_CAPS(p)         XHCI_HCC_EXT_CAPS(p)
 123
 124 /* db_off bitmask - bits 0:1 reserved */
 125 #define DBOFF_MASK      (~0x3)
 126
 127 /* run_regs_off bitmask - bits 0:4 reserved */
 128 #define RTSOFF_MASK     (~0x1f)
 129
 130
 131 /* Number of registers per port */
 132 #define NUM_PORT_REGS   4
 133
 134 /**
 135  * struct xhci_op_regs - xHCI Host Controller Operational Registers.
 136  * @command:            USBCMD - xHC command register
 137  * @status:             USBSTS - xHC status register
 138  * @page_size:          This indicates the page size that the host controller
 139  *                      supports.  If bit n is set, the HC supports a page size
 140  *                      of 2^(n+12), up to a 128MB page size.
 141  *                      4K is the minimum page size.
 142  * @cmd_ring:           CRP - 64-bit Command Ring Pointer
 143  * @dcbaa_ptr:          DCBAAP - 64-bit Device Context Base Address Array Pointer
 144  * @config_reg:         CONFIG - Configure Register
 145  * @port_status_base:   PORTSCn - base address for Port Status and Control
 146  *                      Each port has a Port Status and Control register,
 147  *                      followed by a Port Power Management Status and Control
 148  *                      register, a Port Link Info register, and a reserved
 149  *                      register.
 150  * @port_power_base:    PORTPMSCn - base address for
 151  *                      Port Power Management Status and Control
 152  * @port_link_base:     PORTLIn - base address for Port Link Info (current
 153  *                      Link PM state and control) for USB 2.1 and USB 3.0
 154  *                      devices.
 155  */
 156 struct xhci_op_regs {
 157         u32     command;
 158         u32     status;
 159         u32     page_size;
 160         u32     reserved1;
 161         u32     reserved2;
 162         u32     dev_notification;
 163         u64     cmd_ring;
 164         /* rsvd: offset 0x20-2F */
 165         u32     reserved3[4];
 166         u64     dcbaa_ptr;
 167         u32     config_reg;
 168         /* rsvd: offset 0x3C-3FF */
 169         u32     reserved4[241];
 170         /* port 1 registers, which serve as a base address for other ports */
 171         u32     port_status_base;
 172         u32     port_power_base;
 173         u32     port_link_base;
 174         u32     reserved5;
 175         /* registers for ports 2-255 */
 176         u32     reserved6[NUM_PORT_REGS*254];
 177 };
 178
 179 /* USBCMD - USB command - command bitmasks */
 180 /* start/stop HC execution - do not write unless HC is halted*/
 181 #define CMD_RUN         XHCI_CMD_RUN
 182 /* Reset HC - resets internal HC state machine and all registers (except
 183  * PCI config regs).  HC does NOT drive a USB reset on the downstream ports.
 184  * The xHCI driver must reinitialize the xHC after setting this bit.
 185  */
 186 #define CMD_RESET       (1 << 1)
 187 /* Event Interrupt Enable - a '1' allows interrupts from the host controller */
 188 #define CMD_EIE         XHCI_CMD_EIE
 189 /* Host System Error Interrupt Enable - get out-of-band signal for HC errors */
 190 #define CMD_HSEIE       XHCI_CMD_HSEIE
 191 /* bits 4:6 are reserved (and should be preserved on writes). */
 192 /* light reset (port status stays unchanged) - reset completed when this is 0 */
 193 #define CMD_LRESET      (1 << 7)
 194 /* FIXME: ignoring host controller save/restore state for now. */
 195 #define CMD_CSS         (1 << 8)
 196 #define CMD_CRS         (1 << 9)
 197 /* Enable Wrap Event - '1' means xHC generates an event when MFINDEX wraps. */
 198 #define CMD_EWE         XHCI_CMD_EWE
 199 /* MFINDEX power management - '1' means xHC can stop MFINDEX counter if all root
 200  * hubs are in U3 (selective suspend), disconnect, disabled, or powered-off.
 201  * '0' means the xHC can power it off if all ports are in the disconnect,
 202  * disabled, or powered-off state.
 203  */
 204 #define CMD_PM_INDEX    (1 << 11)
 205 /* bits 12:31 are reserved (and should be preserved on writes). */
 206
 207 /* USBSTS - USB status - status bitmasks */
 208 /* HC not running - set to 1 when run/stop bit is cleared. */
 209 #define STS_HALT        XHCI_STS_HALT
 210 /* serious error, e.g. PCI parity error.  The HC will clear the run/stop bit. */
 211 #define STS_FATAL       (1 << 2)
 212 /* event interrupt - clear this prior to clearing any IP flags in IR set*/
 213 #define STS_EINT        (1 << 3)
 214 /* port change detect */
 215 #define STS_PORT        (1 << 4)
 216 /* bits 5:7 reserved and zeroed */
 217 /* save state status - '1' means xHC is saving state */
 218 #define STS_SAVE        (1 << 8)
 219 /* restore state status - '1' means xHC is restoring state */
 220 #define STS_RESTORE     (1 << 9)
 221 /* true: save or restore error */
 222 #define STS_SRE         (1 << 10)
 223 /* true: Controller Not Ready to accept doorbell or op reg writes after reset */
 224 #define STS_CNR         XHCI_STS_CNR
 225 /* true: internal Host Controller Error - SW needs to reset and reinitialize */
 226 #define STS_HCE         (1 << 12)
 227 /* bits 13:31 reserved and should be preserved */
 228
 229 /*
 230  * DNCTRL - Device Notification Control Register - dev_notification bitmasks
 231  * Generate a device notification event when the HC sees a transaction with a
 232  * notification type that matches a bit set in this bit field.
 233  */
 234 #define DEV_NOTE_MASK           (0xffff)
 235 #define ENABLE_DEV_NOTE(x)      (1 << x)
 236 /* Most of the device notification types should only be used for debug.
 237  * SW does need to pay attention to function wake notifications.
 238  */
 239 #define DEV_NOTE_FWAKE          ENABLE_DEV_NOTE(1)
 240
 241 /* CRCR - Command Ring Control Register - cmd_ring bitmasks */
 242 /* bit 0 is the command ring cycle state */
 243 /* stop ring operation after completion of the currently executing command */
 244 #define CMD_RING_PAUSE          (1 << 1)
 245 /* stop ring immediately - abort the currently executing command */
 246 #define CMD_RING_ABORT          (1 << 2)
 247 /* true: command ring is running */
 248 #define CMD_RING_RUNNING        (1 << 3)
 249 /* bits 4:5 reserved and should be preserved */
 250 /* Command Ring pointer - bit mask for the lower 32 bits. */
 251 #define CMD_RING_RSVD_BITS      (0x3f)
 252
 253 /* CONFIG - Configure Register - config_reg bitmasks */
 254 /* bits 0:7 - maximum number of device slots enabled (NumSlotsEn) */
 255 #define MAX_DEVS(p)     ((p) & 0xff)
 256 /* bits 8:31 - reserved and should be preserved */
 257
 258 /* PORTSC - Port Status and Control Register - port_status_base bitmasks */
 259 /* true: device connected */
 260 #define PORT_CONNECT    (1 << 0)
 261 /* true: port enabled */
 262 #define PORT_PE         (1 << 1)
 263 /* bit 2 reserved and zeroed */
 264 /* true: port has an over-current condition */
 265 #define PORT_OC         (1 << 3)
 266 /* true: port reset signaling asserted */
 267 #define PORT_RESET      (1 << 4)
 268 /* Port Link State - bits 5:8
 269  * A read gives the current link PM state of the port,
 270  * a write with Link State Write Strobe set sets the link state.
 271  */
 272 #define PORT_PLS_MASK   (0xf << 5)
 273 #define XDEV_U0         (0x0 << 5)
 274 #define XDEV_U3         (0x3 << 5)
 275 #define XDEV_RESUME     (0xf << 5)
 276 /* true: port has power (see HCC_PPC) */
 277 #define PORT_POWER      (1 << 9)
 278 /* bits 10:13 indicate device speed:
 279  * 0 - undefined speed - port hasn't be initialized by a reset yet
 280  * 1 - full speed
 281  * 2 - low speed
 282  * 3 - high speed
 283  * 4 - super speed
 284  * 5-15 reserved
 285  */
 286 #define DEV_SPEED_MASK          (0xf << 10)
 287 #define XDEV_FS                 (0x1 << 10)
 288 #define XDEV_LS                 (0x2 << 10)
 289 #define XDEV_HS                 (0x3 << 10)
 290 #define XDEV_SS                 (0x4 << 10)
 291 #define DEV_UNDEFSPEED(p)       (((p) & DEV_SPEED_MASK) == (0x0<<10))
 292 #define DEV_FULLSPEED(p)        (((p) & DEV_SPEED_MASK) == XDEV_FS)
 293 #define DEV_LOWSPEED(p)         (((p) & DEV_SPEED_MASK) == XDEV_LS)
 294 #define DEV_HIGHSPEED(p)        (((p) & DEV_SPEED_MASK) == XDEV_HS)
 295 #define DEV_SUPERSPEED(p)       (((p) & DEV_SPEED_MASK) == XDEV_SS)
 296 /* Bits 20:23 in the Slot Context are the speed for the device */
 297 #define SLOT_SPEED_FS           (XDEV_FS << 10)
 298 #define SLOT_SPEED_LS           (XDEV_LS << 10)
 299 #define SLOT_SPEED_HS           (XDEV_HS << 10)
 300 #define SLOT_SPEED_SS           (XDEV_SS << 10)
 301 /* Port Indicator Control */
 302 #define PORT_LED_OFF    (0 << 14)
 303 #define PORT_LED_AMBER  (1 << 14)
 304 #define PORT_LED_GREEN  (2 << 14)
 305 #define PORT_LED_MASK   (3 << 14)
 306 /* Port Link State Write Strobe - set this when changing link state */
 307 #define PORT_LINK_STROBE        (1 << 16)
 308 /* true: connect status change */
 309 #define PORT_CSC        (1 << 17)
 310 /* true: port enable change */
 311 #define PORT_PEC        (1 << 18)
 312 /* true: warm reset for a USB 3.0 device is done.  A "hot" reset puts the port
 313  * into an enabled state, and the device into the default state.  A "warm" reset
 314  * also resets the link, forcing the device through the link training sequence.
 315  * SW can also look at the Port Reset register to see when warm reset is done.
 316  */
 317 #define PORT_WRC        (1 << 19)
 318 /* true: over-current change */
 319 #define PORT_OCC        (1 << 20)
 320 /* true: reset change - 1 to 0 transition of PORT_RESET */
 321 #define PORT_RC         (1 << 21)
 322 /* port link status change - set on some port link state transitions:
 323  *  Transition                          Reason
 324  *  ------------------------------------------------------------------------------
 325  *  - U3 to Resume                      Wakeup signaling from a device
 326  *  - Resume to Recovery to U0          USB 3.0 device resume
 327  *  - Resume to U0                      USB 2.0 device resume
 328  *  - U3 to Recovery to U0              Software resume of USB 3.0 device complete
 329  *  - U3 to U0                          Software resume of USB 2.0 device complete
 330  *  - U2 to U0                          L1 resume of USB 2.1 device complete
 331  *  - U0 to U0 (???)                    L1 entry rejection by USB 2.1 device
 332  *  - U0 to disabled                    L1 entry error with USB 2.1 device
 333  *  - Any state to inactive             Error on USB 3.0 port
 334  */
 335 #define PORT_PLC        (1 << 22)
 336 /* port configure error change - port failed to configure its link partner */
 337 #define PORT_CEC        (1 << 23)
 338 /* bit 24 reserved */
 339 /* wake on connect (enable) */
 340 #define PORT_WKCONN_E   (1 << 25)
 341 /* wake on disconnect (enable) */
 342 #define PORT_WKDISC_E   (1 << 26)
 343 /* wake on over-current (enable) */
 344 #define PORT_WKOC_E     (1 << 27)
 345 /* bits 28:29 reserved */
 346 /* true: device is removable - for USB 3.0 roothub emulation */
 347 #define PORT_DEV_REMOVE (1 << 30)
 348 /* Initiate a warm port reset - complete when PORT_WRC is '1' */
 349 #define PORT_WR         (1 << 31)
 350
 351 /* Port Power Management Status and Control - port_power_base bitmasks */
 352 /* Inactivity timer value for transitions into U1, in microseconds.
 353  * Timeout can be up to 127us.  0xFF means an infinite timeout.
 354  */
 355 #define PORT_U1_TIMEOUT(p)      ((p) & 0xff)
 356 /* Inactivity timer value for transitions into U2 */
 357 #define PORT_U2_TIMEOUT(p)      (((p) & 0xff) << 8)
 358 /* Bits 24:31 for port testing */
 359
 360
 361 /**
 362  * struct xhci_intr_reg - Interrupt Register Set
 363  * @irq_pending:        IMAN - Interrupt Management Register.  Used to enable
 364  *                      interrupts and check for pending interrupts.
 365  * @irq_control:        IMOD - Interrupt Moderation Register.
 366  *                      Used to throttle interrupts.
 367  * @erst_size:          Number of segments in the Event Ring Segment Table (ERST).
 368  * @erst_base:          ERST base address.
 369  * @erst_dequeue:       Event ring dequeue pointer.
 370  *
 371  * Each interrupter (defined by a MSI-X vector) has an event ring and an Event
 372  * Ring Segment Table (ERST) associated with it.  The event ring is comprised of
 373  * multiple segments of the same size.  The HC places events on the ring and
 374  * "updates the Cycle bit in the TRBs to indicate to software the current
 375  * position of the Enqueue Pointer." The HCD (Linux) processes those events and
 376  * updates the dequeue pointer.
 377  */
 378 struct xhci_intr_reg {
 379         u32     irq_pending;
 380         u32     irq_control;
 381         u32     erst_size;
 382         u32     rsvd;
 383         u64     erst_base;
 384         u64     erst_dequeue;
 385 };
 386
 387 /* irq_pending bitmasks */
 388 #define ER_IRQ_PENDING(p)       ((p) & 0x1)
 389 /* bits 2:31 need to be preserved */
 390 /* THIS IS BUGGY - FIXME - IP IS WRITE 1 TO CLEAR */
 391 #define ER_IRQ_CLEAR(p)         ((p) & 0xfffffffe)
 392 #define ER_IRQ_ENABLE(p)        ((ER_IRQ_CLEAR(p)) | 0x2)
 393 #define ER_IRQ_DISABLE(p)       ((ER_IRQ_CLEAR(p)) & ~(0x2))
 394
 395 /* irq_control bitmasks */
 396 /* Minimum interval between interrupts (in 250ns intervals).  The interval
 397  * between interrupts will be longer if there are no events on the event ring.
 398  * Default is 4000 (1 ms).
 399  */
 400 #define ER_IRQ_INTERVAL_MASK    (0xffff)
 401 /* Counter used to count down the time to the next interrupt - HW use only */
 402 #define ER_IRQ_COUNTER_MASK     (0xffff << 16)
 403
 404 /* erst_size bitmasks */
 405 /* Preserve bits 16:31 of erst_size */
 406 #define ERST_SIZE_MASK          (0xffff << 16)
 407
 408 /* erst_dequeue bitmasks */
 409 /* Dequeue ERST Segment Index (DESI) - Segment number (or alias)
 410  * where the current dequeue pointer lies.  This is an optional HW hint.
 411  */
 412 #define ERST_DESI_MASK          (0x7)
 413 /* Event Handler Busy (EHB) - is the event ring scheduled to be serviced by
 414  * a work queue (or delayed service routine)?
 415  */
 416 #define ERST_EHB                (1 << 3)
 417 #define ERST_PTR_MASK           (0xf)
 418
 419 /**
 420  * struct xhci_run_regs
 421  * @microframe_index:
 422  *              MFINDEX - current microframe number
 423  *
 424  * Section 5.5 Host Controller Runtime Registers:
 425  * "Software should read and write these registers using only Dword (32 bit)
 426  * or larger accesses"
 427  */
 428 struct xhci_run_regs {
 429         u32                     microframe_index;
 430         u32                     rsvd[7];
 431         struct xhci_intr_reg    ir_set[128];
 432 };
 433
 434 /**
 435  * struct doorbell_array
 436  *
 437  * Section 5.6
 438  */
 439 struct xhci_doorbell_array {
 440         u32     doorbell[256];
 441 };
 442
 443 #define DB_TARGET_MASK          0xFFFFFF00
 444 #define DB_STREAM_ID_MASK       0x0000FFFF
 445 #define DB_TARGET_HOST          0x0
 446 #define DB_STREAM_ID_HOST       0x0
 447 #define DB_MASK                 (0xff << 8)
 448
 449 /* Endpoint Target - bits 0:7 */
 450 #define EPI_TO_DB(p)            (((p) + 1) & 0xff)
 451 #define STREAM_ID_TO_DB(p)      (((p) & 0xffff) << 16)
 452
 453
 454 /**
 455  * struct xhci_container_ctx
 456  * @type: Type of context.  Used to calculated offsets to contained contexts.
 457  * @size: Size of the context data
 458  * @bytes: The raw context data given to HW
 459  * @dma: dma address of the bytes
 460  *
 461  * Represents either a Device or Input context.  Holds a pointer to the raw
 462  * memory used for the context (bytes) and dma address of it (dma).
 463  */
 464 struct xhci_container_ctx {
 465         unsigned type;
 466 #define XHCI_CTX_TYPE_DEVICE  0x1
 467 #define XHCI_CTX_TYPE_INPUT   0x2
 468
 469         int size;
 470
 471         u8 *bytes;
 472         dma_addr_t dma;
 473 };
 474
 475 /**
 476  * struct xhci_slot_ctx
 477  * @dev_info:   Route string, device speed, hub info, and last valid endpoint
 478  * @dev_info2:  Max exit latency for device number, root hub port number
 479  * @tt_info:    tt_info is used to construct split transaction tokens
 480  * @dev_state:  slot state and device address
 481  *
 482  * Slot Context - section 6.2.1.1.  This assumes the HC uses 32-byte context
 483  * structures.  If the HC uses 64-byte contexts, there is an additional 32 bytes
 484  * reserved at the end of the slot context for HC internal use.
 485  */
 486 struct xhci_slot_ctx {
 487         u32     dev_info;
 488         u32     dev_info2;
 489         u32     tt_info;
 490         u32     dev_state;
 491         /* offset 0x10 to 0x1f reserved for HC internal use */
 492         u32     reserved[4];
 493 };
 494
 495 /* dev_info bitmasks */
 496 /* Route String - 0:19 */
 497 #define ROUTE_STRING_MASK       (0xfffff)
 498 /* Device speed - values defined by PORTSC Device Speed field - 20:23 */
 499 #define DEV_SPEED       (0xf << 20)
 500 /* bit 24 reserved */
 501 /* Is this LS/FS device connected through a HS hub? - bit 25 */
 502 #define DEV_MTT         (0x1 << 25)
 503 /* Set if the device is a hub - bit 26 */
 504 #define DEV_HUB         (0x1 << 26)
 505 /* Index of the last valid endpoint context in this device context - 27:31 */
 506 #define LAST_CTX_MASK   (0x1f << 27)
 507 #define LAST_CTX(p)     ((p) << 27)
 508 #define LAST_CTX_TO_EP_NUM(p)   (((p) >> 27) - 1)
 509 #define SLOT_FLAG       (1 << 0)
 510 #define EP0_FLAG        (1 << 1)
 511
 512 /* dev_info2 bitmasks */
 513 /* Max Exit Latency (ms) - worst case time to wake up all links in dev path */
 514 #define MAX_EXIT        (0xffff)
 515 /* Root hub port number that is needed to access the USB device */
 516 #define ROOT_HUB_PORT(p)        (((p) & 0xff) << 16)
 517 #define DEVINFO_TO_ROOT_HUB_PORT(p)     (((p) >> 16) & 0xff)
 518 /* Maximum number of ports under a hub device */
 519 #define XHCI_MAX_PORTS(p)       (((p) & 0xff) << 24)
 520
 521 /* tt_info bitmasks */
 522 /*
 523  * TT Hub Slot ID - for low or full speed devices attached to a high-speed hub
 524  * The Slot ID of the hub that isolates the high speed signaling from
 525  * this low or full-speed device.  '0' if attached to root hub port.
 526  */
 527 #define TT_SLOT         (0xff)
 528 /*
 529  * The number of the downstream facing port of the high-speed hub
 530  * '0' if the device is not low or full speed.
 531  */
 532 #define TT_PORT         (0xff << 8)
 533 #define TT_THINK_TIME(p)        (((p) & 0x3) << 16)
 534
 535 /* dev_state bitmasks */
 536 /* USB device address - assigned by the HC */
 537 #define DEV_ADDR_MASK   (0xff)
 538 /* bits 8:26 reserved */
 539 /* Slot state */
 540 #define SLOT_STATE      (0x1f << 27)
 541 #define GET_SLOT_STATE(p)       (((p) & (0x1f << 27)) >> 27)
 542
 543
 544 /**
 545  * struct xhci_ep_ctx
 546  * @ep_info:    endpoint state, streams, mult, and interval information.
 547  * @ep_info2:   information on endpoint type, max packet size, max burst size,
 548  *              error count, and whether the HC will force an event for all
 549  *              transactions.
 550  * @deq:        64-bit ring dequeue pointer address.  If the endpoint only
 551  *              defines one stream, this points to the endpoint transfer ring.
 552  *              Otherwise, it points to a stream context array, which has a
 553  *              ring pointer for each flow.
 554  * @tx_info:
 555  *              Average TRB lengths for the endpoint ring and
 556  *              max payload within an Endpoint Service Interval Time (ESIT).
 557  *
 558  * Endpoint Context - section 6.2.1.2.  This assumes the HC uses 32-byte context
 559  * structures.  If the HC uses 64-byte contexts, there is an additional 32 bytes
 560  * reserved at the end of the endpoint context for HC internal use.
 561  */
 562 struct xhci_ep_ctx {
 563         u32     ep_info;
 564         u32     ep_info2;
 565         u64     deq;
 566         u32     tx_info;
 567         /* offset 0x14 - 0x1f reserved for HC internal use */
 568         u32     reserved[3];
 569 };
 570
 571 /* ep_info bitmasks */
 572 /*
 573  * Endpoint State - bits 0:2
 574  * 0 - disabled
 575  * 1 - running
 576  * 2 - halted due to halt condition - ok to manipulate endpoint ring
 577  * 3 - stopped
 578  * 4 - TRB error
 579  * 5-7 - reserved
 580  */
 581 #define EP_STATE_MASK           (0xf)
 582 #define EP_STATE_DISABLED       0
 583 #define EP_STATE_RUNNING        1
 584 #define EP_STATE_HALTED         2
 585 #define EP_STATE_STOPPED        3
 586 #define EP_STATE_ERROR          4
 587 /* Mult - Max number of burtst within an interval, in EP companion desc. */
 588 #define EP_MULT(p)              ((p & 0x3) << 8)
 589 /* bits 10:14 are Max Primary Streams */
 590 /* bit 15 is Linear Stream Array */
 591 /* Interval - period between requests to an endpoint - 125u increments. */
 592 #define EP_INTERVAL(p)          ((p & 0xff) << 16)
 593 #define EP_INTERVAL_TO_UFRAMES(p)               (1 << (((p) >> 16) & 0xff))
 594 #define EP_MAXPSTREAMS_MASK     (0x1f << 10)
 595 #define EP_MAXPSTREAMS(p)       (((p) << 10) & EP_MAXPSTREAMS_MASK)
 596 /* Endpoint is set up with a Linear Stream Array (vs. Secondary Stream Array) */
 597 #define EP_HAS_LSA              (1 << 15)
 598
 599 /* ep_info2 bitmasks */
 600 /*
 601  * Force Event - generate transfer events for all TRBs for this endpoint
 602  * This will tell the HC to ignore the IOC and ISP flags (for debugging only).
 603  */
 604 #define FORCE_EVENT     (0x1)
 605 #define ERROR_COUNT(p)  (((p) & 0x3) << 1)
 606 #define CTX_TO_EP_TYPE(p)       (((p) >> 3) & 0x7)
 607 #define EP_TYPE(p)      ((p) << 3)
 608 #define ISOC_OUT_EP     1
 609 #define BULK_OUT_EP     2
 610 #define INT_OUT_EP      3
 611 #define CTRL_EP         4
 612 #define ISOC_IN_EP      5
 613 #define BULK_IN_EP      6
 614 #define INT_IN_EP       7
 615 /* bit 6 reserved */
 616 /* bit 7 is Host Initiate Disable - for disabling stream selection */
 617 #define MAX_BURST(p)    (((p)&0xff) << 8)
 618 #define MAX_PACKET(p)   (((p)&0xffff) << 16)
 619 #define MAX_PACKET_MASK         (0xffff << 16)
 620 #define MAX_PACKET_DECODED(p)   (((p) >> 16) & 0xffff)
 621
 622 /* tx_info bitmasks */
 623 #define AVG_TRB_LENGTH_FOR_EP(p)        ((p) & 0xffff)
 624 #define MAX_ESIT_PAYLOAD_FOR_EP(p)      (((p) & 0xffff) << 16)
 625
 626
 627 /**
 628  * struct xhci_input_control_context
 629  * Input control context; see section 6.2.5.
 630  *
 631  * @drop_context:       set the bit of the endpoint context you want to disable
 632  * @add_context:        set the bit of the endpoint context you want to enable
 633  */
 634 struct xhci_input_control_ctx {
 635         u32     drop_flags;
 636         u32     add_flags;
 637         u32     rsvd2[6];
 638 };
 639
 640 /* Represents everything that is needed to issue a command on the command ring.
 641  * It's useful to pre-allocate these for commands that cannot fail due to
 642  * out-of-memory errors, like freeing streams.
 643  */
 644 struct xhci_command {
 645         /* Input context for changing device state */
 646         struct xhci_container_ctx       *in_ctx;
 647         u32                             status;
 648         /* If completion is null, no one is waiting on this command
 649          * and the structure can be freed after the command completes.
 650          */
 651         struct completion               *completion;
 652         union xhci_trb                  *command_trb;
 653         struct list_head                cmd_list;
 654 };
 655
 656 /* drop context bitmasks */
 657 #define DROP_EP(x)      (0x1 << x)
 658 /* add context bitmasks */
 659 #define ADD_EP(x)       (0x1 << x)
 660
 661 struct xhci_stream_ctx {
 662         /* 64-bit stream ring address, cycle state, and stream type */
 663         u64     stream_ring;
 664         /* offset 0x14 - 0x1f reserved for HC internal use */
 665         u32     reserved[2];
 666 };
 667
 668 /* Stream Context Types (section 6.4.1) - bits 3:1 of stream ctx deq ptr */
 669 #define SCT_FOR_CTX(p)          (((p) << 1) & 0x7)
 670 /* Secondary stream array type, dequeue pointer is to a transfer ring */
 671 #define SCT_SEC_TR              0
 672 /* Primary stream array type, dequeue pointer is to a transfer ring */
 673 #define SCT_PRI_TR              1
 674 /* Dequeue pointer is for a secondary stream array (SSA) with 8 entries */
 675 #define SCT_SSA_8               2
 676 #define SCT_SSA_16              3
 677 #define SCT_SSA_32              4
 678 #define SCT_SSA_64              5
 679 #define SCT_SSA_128             6
 680 #define SCT_SSA_256             7
 681
 682 /* Assume no secondary streams for now */
 683 struct xhci_stream_info {
 684         struct xhci_ring                **stream_rings;
 685         /* Number of streams, including stream 0 (which drivers can't use) */
 686         unsigned int                    num_streams;
 687         /* The stream context array may be bigger than
 688          * the number of streams the driver asked for
 689          */
 690         struct xhci_stream_ctx          *stream_ctx_array;
 691         unsigned int                    num_stream_ctxs;
 692         dma_addr_t                      ctx_array_dma;
 693         /* For mapping physical TRB addresses to segments in stream rings */
 694         struct radix_tree_root          trb_address_map;
 695         struct xhci_command             *free_streams_command;
 696 };
 697
 698 #define SMALL_STREAM_ARRAY_SIZE         256
 699 #define MEDIUM_STREAM_ARRAY_SIZE        1024
 700
 701 struct xhci_virt_ep {
 702         struct xhci_ring                *ring;
 703         /* Related to endpoints that are configured to use stream IDs only */
 704         struct xhci_stream_info         *stream_info;
 705         /* Temporary storage in case the configure endpoint command fails and we
 706          * have to restore the device state to the previous state
 707          */
 708         struct xhci_ring                *new_ring;
 709         unsigned int                    ep_state;
 710 #define SET_DEQ_PENDING         (1 << 0)
 711 #define EP_HALTED               (1 << 1)        /* For stall handling */
 712 #define EP_HALT_PENDING         (1 << 2)        /* For URB cancellation */
 713 /* Transitioning the endpoint to using streams, don't enqueue URBs */
 714 #define EP_GETTING_STREAMS      (1 << 3)
 715 #define EP_HAS_STREAMS          (1 << 4)
 716 /* Transitioning the endpoint to not using streams, don't enqueue URBs */
 717 #define EP_GETTING_NO_STREAMS   (1 << 5)
 718         /* ----  Related to URB cancellation ---- */
 719         struct list_head        cancelled_td_list;
 720         /* The TRB that was last reported in a stopped endpoint ring */
 721         union xhci_trb          *stopped_trb;
 722         struct xhci_td          *stopped_td;
 723         unsigned int            stopped_stream;
 724         /* Watchdog timer for stop endpoint command to cancel URBs */
 725         struct timer_list       stop_cmd_timer;
 726         int                     stop_cmds_pending;
 727         struct xhci_hcd         *xhci;
 728         /*
 729          * Sometimes the xHC can not process isochronous endpoint ring quickly
 730          * enough, and it will miss some isoc tds on the ring and generate
 731          * a Missed Service Error Event.
 732          * Set skip flag when receive a Missed Service Error Event and
 733          * process the missed tds on the endpoint ring.
 734          */
 735         bool                    skip;
 736 };
 737
 738 struct xhci_virt_device {
 739         struct usb_device               *udev;
 740         /*
 741          * Commands to the hardware are passed an "input context" that
 742          * tells the hardware what to change in its data structures.
 743          * The hardware will return changes in an "output context" that
 744          * software must allocate for the hardware.  We need to keep
 745          * track of input and output contexts separately because
 746          * these commands might fail and we don't trust the hardware.
 747          */
 748         struct xhci_container_ctx       *out_ctx;
 749         /* Used for addressing devices and configuration changes */
 750         struct xhci_container_ctx       *in_ctx;
 751         /* Rings saved to ensure old alt settings can be re-instated */
 752         struct xhci_ring                **ring_cache;
 753         int                             num_rings_cached;
 754         /* Store xHC assigned device address */
 755         int                             address;
 756 #define XHCI_MAX_RINGS_CACHED   31
 757         struct xhci_virt_ep             eps[31];
 758         struct completion               cmd_completion;
 759         /* Status of the last command issued for this device */
 760         u32                             cmd_status;
 761         struct list_head                cmd_list;
 762         u8                              port;
 763 };
 764
 765
 766 /**
 767  * struct xhci_device_context_array
 768  * @dev_context_ptr     array of 64-bit DMA addresses for device contexts
 769  */
 770 struct xhci_device_context_array {
 771         /* 64-bit device addresses; we only write 32-bit addresses */
 772         u64                     dev_context_ptrs[MAX_HC_SLOTS];
 773         /* private xHCD pointers */
 774         dma_addr_t      dma;
 775 };
 776 /* TODO: write function to set the 64-bit device DMA address */
 777 /*
 778  * TODO: change this to be dynamically sized at HC mem init time since the HC
 779  * might not be able to handle the maximum number of devices possible.
 780  */
 781
 782
 783 struct xhci_transfer_event {
 784         /* 64-bit buffer address, or immediate data */
 785         u64     buffer;
 786         u32     transfer_len;
 787         /* This field is interpreted differently based on the type of TRB */
 788         u32     flags;
 789 };
 790
 791 /** Transfer Event bit fields **/
 792 #define TRB_TO_EP_ID(p) (((p) >> 16) & 0x1f)
 793
 794 /* Completion Code - only applicable for some types of TRBs */
 795 #define COMP_CODE_MASK          (0xff << 24)
 796 #define GET_COMP_CODE(p)        (((p) & COMP_CODE_MASK) >> 24)
 797 #define COMP_SUCCESS    1
 798 /* Data Buffer Error */
 799 #define COMP_DB_ERR     2
 800 /* Babble Detected Error */
 801 #define COMP_BABBLE     3
 802 /* USB Transaction Error */
 803 #define COMP_TX_ERR     4
 804 /* TRB Error - some TRB field is invalid */
 805 #define COMP_TRB_ERR    5
 806 /* Stall Error - USB device is stalled */
 807 #define COMP_STALL      6
 808 /* Resource Error - HC doesn't have memory for that device configuration */
 809 #define COMP_ENOMEM     7
 810 /* Bandwidth Error - not enough room in schedule for this dev config */
 811 #define COMP_BW_ERR     8
 812 /* No Slots Available Error - HC ran out of device slots */
 813 #define COMP_ENOSLOTS   9
 814 /* Invalid Stream Type Error */
 815 #define COMP_STREAM_ERR 10
 816 /* Slot Not Enabled Error - doorbell rung for disabled device slot */
 817 #define COMP_EBADSLT    11
 818 /* Endpoint Not Enabled Error */
 819 #define COMP_EBADEP     12
 820 /* Short Packet */
 821 #define COMP_SHORT_TX   13
 822 /* Ring Underrun - doorbell rung for an empty isoc OUT ep ring */
 823 #define COMP_UNDERRUN   14
 824 /* Ring Overrun - isoc IN ep ring is empty when ep is scheduled to RX */
 825 #define COMP_OVERRUN    15
 826 /* Virtual Function Event Ring Full Error */
 827 #define COMP_VF_FULL    16
 828 /* Parameter Error - Context parameter is invalid */
 829 #define COMP_EINVAL     17
 830 /* Bandwidth Overrun Error - isoc ep exceeded its allocated bandwidth */
 831 #define COMP_BW_OVER    18
 832 /* Context State Error - illegal context state transition requested */
 833 #define COMP_CTX_STATE  19
 834 /* No Ping Response Error - HC didn't get PING_RESPONSE in time to TX */
 835 #define COMP_PING_ERR   20
 836 /* Event Ring is full */
 837 #define COMP_ER_FULL    21
 838 /* Missed Service Error - HC couldn't service an isoc ep within interval */
 839 #define COMP_MISSED_INT 23
 840 /* Successfully stopped command ring */
 841 #define COMP_CMD_STOP   24
 842 /* Successfully aborted current command and stopped command ring */
 843 #define COMP_CMD_ABORT  25
 844 /* Stopped - transfer was terminated by a stop endpoint command */
 845 #define COMP_STOP       26
 846 /* Same as COMP_EP_STOPPED, but the transfered length in the event is invalid */
 847 #define COMP_STOP_INVAL 27
 848 /* Control Abort Error - Debug Capability - control pipe aborted */
 849 #define COMP_DBG_ABORT  28
 850 /* TRB type 29 and 30 reserved */
 851 /* Isoc Buffer Overrun - an isoc IN ep sent more data than could fit in TD */
 852 #define COMP_BUFF_OVER  31
 853 /* Event Lost Error - xHC has an "internal event overrun condition" */
 854 #define COMP_ISSUES     32
 855 /* Undefined Error - reported when other error codes don't apply */
 856 #define COMP_UNKNOWN    33
 857 /* Invalid Stream ID Error */
 858 #define COMP_STRID_ERR  34
 859 /* Secondary Bandwidth Error - may be returned by a Configure Endpoint cmd */
 860 /* FIXME - check for this */
 861 #define COMP_2ND_BW_ERR 35
 862 /* Split Transaction Error */
 863 #define COMP_SPLIT_ERR  36
 864
 865 struct xhci_link_trb {
 866         /* 64-bit segment pointer*/
 867         u64 segment_ptr;
 868         u32 intr_target;
 869         u32 control;
 870 };
 871
 872 /* control bitfields */
 873 #define LINK_TOGGLE     (0x1<<1)
 874
 875 /* Command completion event TRB */
 876 struct xhci_event_cmd {
 877         /* Pointer to command TRB, or the value passed by the event data trb */
 878         u64 cmd_trb;
 879         u32 status;
 880         u32 flags;
 881 };
 882
 883 /* flags bitmasks */
 884 /* bits 16:23 are the virtual function ID */
 885 /* bits 24:31 are the slot ID */
 886 #define TRB_TO_SLOT_ID(p)       (((p) & (0xff<<24)) >> 24)
 887 #define SLOT_ID_FOR_TRB(p)      (((p) & 0xff) << 24)
 888
 889 /* Stop Endpoint TRB - ep_index to endpoint ID for this TRB */
 890 #define TRB_TO_EP_INDEX(p)              ((((p) & (0x1f << 16)) >> 16) - 1)
 891 #define EP_ID_FOR_TRB(p)                ((((p) + 1) & 0x1f) << 16)
 892
 893 #define SUSPEND_PORT_FOR_TRB(p)         (((p) & 1) << 23)
 894 #define TRB_TO_SUSPEND_PORT(p)          (((p) & (1 << 23)) >> 23)
 895 #define LAST_EP_INDEX                   30
 896
 897 /* Set TR Dequeue Pointer command TRB fields */
 898 #define TRB_TO_STREAM_ID(p)             ((((p) & (0xffff << 16)) >> 16))
 899 #define STREAM_ID_FOR_TRB(p)            ((((p)) & 0xffff) << 16)
 900
 901
 902 /* Port Status Change Event TRB fields */
 903 /* Port ID - bits 31:24 */
 904 #define GET_PORT_ID(p)          (((p) & (0xff << 24)) >> 24)
 905
 906 /* Normal TRB fields */
 907 /* transfer_len bitmasks - bits 0:16 */
 908 #define TRB_LEN(p)              ((p) & 0x1ffff)
 909 /* Interrupter Target - which MSI-X vector to target the completion event at */
 910 #define TRB_INTR_TARGET(p)      (((p) & 0x3ff) << 22)
 911 #define GET_INTR_TARGET(p)      (((p) >> 22) & 0x3ff)
 912
 913 /* Cycle bit - indicates TRB ownership by HC or HCD */
 914 #define TRB_CYCLE               (1<<0)
 915 /*
 916  * Force next event data TRB to be evaluated before task switch.
 917  * Used to pass OS data back after a TD completes.
 918  */
 919 #define TRB_ENT                 (1<<1)
 920 /* Interrupt on short packet */
 921 #define TRB_ISP                 (1<<2)
 922 /* Set PCIe no snoop attribute */
 923 #define TRB_NO_SNOOP            (1<<3)
 924 /* Chain multiple TRBs into a TD */
 925 #define TRB_CHAIN               (1<<4)
 926 /* Interrupt on completion */
 927 #define TRB_IOC                 (1<<5)
 928 /* The buffer pointer contains immediate data */
 929 #define TRB_IDT                 (1<<6)
 930
 931
 932 /* Control transfer TRB specific fields */
 933 #define TRB_DIR_IN              (1<<16)
 934
 935 /* Isochronous TRB specific fields */
 936 #define TRB_SIA                 (1<<31)
 937
 938 struct xhci_generic_trb {
 939         u32 field[4];
 940 };
 941
 942 union xhci_trb {
 943         struct xhci_link_trb            link;
 944         struct xhci_transfer_event      trans_event;
 945         struct xhci_event_cmd           event_cmd;
 946         struct xhci_generic_trb         generic;
 947 };
 948
 949 /* TRB bit mask */
 950 #define TRB_TYPE_BITMASK        (0xfc00)
 951 #define TRB_TYPE(p)             ((p) << 10)
 952 #define TRB_FIELD_TO_TYPE(p)    (((p) & TRB_TYPE_BITMASK) >> 10)
 953 /* TRB type IDs */
 954 /* bulk, interrupt, isoc scatter/gather, and control data stage */
 955 #define TRB_NORMAL              1
 956 /* setup stage for control transfers */
 957 #define TRB_SETUP               2
 958 /* data stage for control transfers */
 959 #define TRB_DATA                3
 960 /* status stage for control transfers */
 961 #define TRB_STATUS              4
 962 /* isoc transfers */
 963 #define TRB_ISOC                5
 964 /* TRB for linking ring segments */
 965 #define TRB_LINK                6
 966 #define TRB_EVENT_DATA          7
 967 /* Transfer Ring No-op (not for the command ring) */
 968 #define TRB_TR_NOOP             8
 969 /* Command TRBs */
 970 /* Enable Slot Command */
 971 #define TRB_ENABLE_SLOT         9
 972 /* Disable Slot Command */
 973 #define TRB_DISABLE_SLOT        10
 974 /* Address Device Command */
 975 #define TRB_ADDR_DEV            11
 976 /* Configure Endpoint Command */
 977 #define TRB_CONFIG_EP           12
 978 /* Evaluate Context Command */
 979 #define TRB_EVAL_CONTEXT        13
 980 /* Reset Endpoint Command */
 981 #define TRB_RESET_EP            14
 982 /* Stop Transfer Ring Command */
 983 #define TRB_STOP_RING           15
 984 /* Set Transfer Ring Dequeue Pointer Command */
 985 #define TRB_SET_DEQ             16
 986 /* Reset Device Command */
 987 #define TRB_RESET_DEV           17
 988 /* Force Event Command (opt) */
 989 #define TRB_FORCE_EVENT         18
 990 /* Negotiate Bandwidth Command (opt) */
 991 #define TRB_NEG_BANDWIDTH       19
 992 /* Set Latency Tolerance Value Command (opt) */
 993 #define TRB_SET_LT              20
 994 /* Get port bandwidth Command */
 995 #define TRB_GET_BW              21
 996 /* Force Header Command - generate a transaction or link management packet */
 997 #define TRB_FORCE_HEADER        22
 998 /* No-op Command - not for transfer rings */
 999 #define TRB_CMD_NOOP            23
1000 /* TRB IDs 24-31 reserved */
1001 /* Event TRBS */
1002 /* Transfer Event */
1003 #define TRB_TRANSFER            32
1004 /* Command Completion Event */
1005 #define TRB_COMPLETION          33
1006 /* Port Status Change Event */
1007 #define TRB_PORT_STATUS         34
1008 /* Bandwidth Request Event (opt) */
1009 #define TRB_BANDWIDTH_EVENT     35
1010 /* Doorbell Event (opt) */
1011 #define TRB_DOORBELL            36
1012 /* Host Controller Event */
1013 #define TRB_HC_EVENT            37
1014 /* Device Notification Event - device sent function wake notification */
1015 #define TRB_DEV_NOTE            38
1016 /* MFINDEX Wrap Event - microframe counter wrapped */
1017 #define TRB_MFINDEX_WRAP        39
1018 /* TRB IDs 40-47 reserved, 48-63 is vendor-defined */
1019
1020 /* Nec vendor-specific command completion event. */
1021 #define TRB_NEC_CMD_COMP        48
1022 /* Get NEC firmware revision. */
1023 #define TRB_NEC_GET_FW          49
1024
1025 #define NEC_FW_MINOR(p)         (((p) >> 0) & 0xff)
1026 #define NEC_FW_MAJOR(p)         (((p) >> 8) & 0xff)
1027
1028 /*
1029  * TRBS_PER_SEGMENT must be a multiple of 4,
1030  * since the command ring is 64-byte aligned.
1031  * It must also be greater than 16.
1032  */
1033 #define TRBS_PER_SEGMENT        64
1034 /* Allow two commands + a link TRB, along with any reserved command TRBs */
1035 #define MAX_RSVD_CMD_TRBS       (TRBS_PER_SEGMENT - 3)
1036 #define SEGMENT_SIZE            (TRBS_PER_SEGMENT*16)
1037 /* SEGMENT_SHIFT should be log2(SEGMENT_SIZE).
1038  * Change this if you change TRBS_PER_SEGMENT!
1039  */
1040 #define SEGMENT_SHIFT           10
1041 /* TRB buffer pointers can't cross 64KB boundaries */
1042 #define TRB_MAX_BUFF_SHIFT              16
1043 #define TRB_MAX_BUFF_SIZE       (1 << TRB_MAX_BUFF_SHIFT)
1044
1045 struct xhci_segment {
1046         union xhci_trb          *trbs;
1047         /* private to HCD */
1048         struct xhci_segment     *next;
1049         dma_addr_t              dma;
1050 };
1051
1052 struct xhci_td {
1053         struct list_head        td_list;
1054         struct list_head        cancelled_td_list;
1055         struct urb              *urb;
1056         struct xhci_segment     *start_seg;
1057         union xhci_trb          *first_trb;
1058         union xhci_trb          *last_trb;
1059 };
1060
1061 struct xhci_dequeue_state {
1062         struct xhci_segment *new_deq_seg;
1063         union xhci_trb *new_deq_ptr;
1064         int new_cycle_state;
1065 };
1066
1067 struct xhci_ring {
1068         struct xhci_segment     *first_seg;
1069         union  xhci_trb         *enqueue;
1070         struct xhci_segment     *enq_seg;
1071         unsigned int            enq_updates;
1072         union  xhci_trb         *dequeue;
1073         struct xhci_segment     *deq_seg;
1074         unsigned int            deq_updates;
1075         struct list_head        td_list;
1076         /*
1077          * Write the cycle state into the TRB cycle field to give ownership of
1078          * the TRB to the host controller (if we are the producer), or to check
1079          * if we own the TRB (if we are the consumer).  See section 4.9.1.
1080          */
1081         u32                     cycle_state;
1082         unsigned int            stream_id;
1083 };
1084
1085 struct xhci_erst_entry {
1086         /* 64-bit event ring segment address */
1087         u64     seg_addr;
1088         u32     seg_size;
1089         /* Set to zero */
1090         u32     rsvd;
1091 };
1092
1093 struct xhci_erst {
1094         struct xhci_erst_entry  *entries;
1095         unsigned int            num_entries;
1096         /* xhci->event_ring keeps track of segment dma addresses */
1097         dma_addr_t              erst_dma_addr;
1098         /* Num entries the ERST can contain */
1099         unsigned int            erst_size;
1100 };
1101
1102 struct xhci_scratchpad {
1103         u64 *sp_array;
1104         dma_addr_t sp_dma;
1105         void **sp_buffers;
1106         dma_addr_t *sp_dma_buffers;
1107 };
1108
1109 struct urb_priv {
1110         int     length;
1111         int     td_cnt;
1112         struct  xhci_td *td[0];
1113 };
1114
1115 /*
1116  * Each segment table entry is 4*32bits long.  1K seems like an ok size:
1117  * (1K bytes * 8bytes/bit) / (4*32 bits) = 64 segment entries in the table,
1118  * meaning 64 ring segments.
1119  * Initial allocated size of the ERST, in number of entries */
1120 #define ERST_NUM_SEGS   1
1121 /* Initial allocated size of the ERST, in number of entries */
1122 #define ERST_SIZE       64
1123 /* Initial number of event segment rings allocated */
1124 #define ERST_ENTRIES    1
1125 /* Poll every 60 seconds */
1126 #define POLL_TIMEOUT    60
1127 /* Stop endpoint command timeout (secs) for URB cancellation watchdog timer */
1128 #define XHCI_STOP_EP_CMD_TIMEOUT        5
1129 /* XXX: Make these module parameters */
1130
1131
1132 /* There is one ehci_hci structure per controller */
1133 struct xhci_hcd {
1134         /* glue to PCI and HCD framework */
1135         struct xhci_cap_regs __iomem *cap_regs;
1136         struct xhci_op_regs __iomem *op_regs;
1137         struct xhci_run_regs __iomem *run_regs;
1138         struct xhci_doorbell_array __iomem *dba;
1139         /* Our HCD's current interrupter register set */
1140         struct  xhci_intr_reg __iomem *ir_set;
1141
1142         /* Cached register copies of read-only HC data */
1143         __u32           hcs_params1;
1144         __u32           hcs_params2;
1145         __u32           hcs_params3;
1146         __u32           hcc_params;
1147
1148         spinlock_t      lock;
1149
1150         /* packed release number */
1151         u8              sbrn;
1152         u16             hci_version;
1153         u8              max_slots;
1154         u8              max_interrupters;
1155         u8              max_ports;
1156         u8              isoc_threshold;
1157         int             event_ring_max;
1158         int             addr_64;
1159         /* 4KB min, 128MB max */
1160         int             page_size;
1161         /* Valid values are 12 to 20, inclusive */
1162         int             page_shift;
1163         /* msi-x vectors */
1164         int             msix_count;
1165         struct msix_entry       *msix_entries;
1166         /* data structures */
1167         struct xhci_device_context_array *dcbaa;
1168         struct xhci_ring        *cmd_ring;
1169         unsigned int            cmd_ring_reserved_trbs;
1170         struct xhci_ring        *event_ring;
1171         struct xhci_erst        erst;
1172         /* Scratchpad */
1173         struct xhci_scratchpad  *scratchpad;
1174
1175         /* slot enabling and address device helpers */
1176         struct completion       addr_dev;
1177         int slot_id;
1178         /* Internal mirror of the HW's dcbaa */
1179         struct xhci_virt_device *devs[MAX_HC_SLOTS];
1180
1181         /* DMA pools */
1182         struct dma_pool *device_pool;
1183         struct dma_pool *segment_pool;
1184         struct dma_pool *small_streams_pool;
1185         struct dma_pool *medium_streams_pool;
1186
1187 #ifdef CONFIG_USB_XHCI_HCD_DEBUGGING
1188         /* Poll the rings - for debugging */
1189         struct timer_list       event_ring_timer;
1190         int                     zombie;
1191 #endif
1192         /* Host controller watchdog timer structures */
1193         unsigned int            xhc_state;
1194 /* Host controller is dying - not responding to commands. "I'm not dead yet!"
1195  *
1196  * xHC interrupts have been disabled and a watchdog timer will (or has already)
1197  * halt the xHCI host, and complete all URBs with an -ESHUTDOWN code.  Any code
1198  * that sees this status (other than the timer that set it) should stop touching
1199  * hardware immediately.  Interrupt handlers should return immediately when
1200  * they see this status (any time they drop and re-acquire xhci->lock).
1201  * xhci_urb_dequeue() should call usb_hcd_check_unlink_urb() and return without
1202  * putting the TD on the canceled list, etc.
1203  *
1204  * There are no reports of xHCI host controllers that display this issue.
1205  */
1206 #define XHCI_STATE_DYING        (1 << 0)
1207         /* Statistics */
1208         int                     noops_submitted;
1209         int                     noops_handled;
1210         int                     error_bitmask;
1211         unsigned int            quirks;
1212 #define XHCI_LINK_TRB_QUIRK     (1 << 0)
1213 #define XHCI_RESET_EP_QUIRK     (1 << 1)
1214 #define XHCI_NEC_HOST           (1 << 2)
1215         u32                     port_c_suspend[8];      /* port suspend change*/
1216         u32                     suspended_ports[8];     /* which ports are
1217                                                            suspended */
1218 };
1219
1220 /* For testing purposes */
1221 #define NUM_TEST_NOOPS  0
1222
1223 /* convert between an HCD pointer and the corresponding EHCI_HCD */
1224 static inline struct xhci_hcd *hcd_to_xhci(struct usb_hcd *hcd)
1225 {
1226         return (struct xhci_hcd *) (hcd->hcd_priv);
1227 }
1228
1229 static inline struct usb_hcd *xhci_to_hcd(struct xhci_hcd *xhci)
1230 {
1231         return container_of((void *) xhci, struct usb_hcd, hcd_priv);
1232 }
1233
1234 #ifdef CONFIG_USB_XHCI_HCD_DEBUGGING
1235 #define XHCI_DEBUG      1
1236 #else
1237 #define XHCI_DEBUG      0
1238 #endif
1239
1240 #define xhci_dbg(xhci, fmt, args...) \
1241         do { if (XHCI_DEBUG) dev_dbg(xhci_to_hcd(xhci)->self.controller , fmt , ## args); } while (0)
1242 #define xhci_info(xhci, fmt, args...) \
1243         do { if (XHCI_DEBUG) dev_info(xhci_to_hcd(xhci)->self.controller , fmt , ## args); } while (0)
1244 #define xhci_err(xhci, fmt, args...) \
1245         dev_err(xhci_to_hcd(xhci)->self.controller , fmt , ## args)
1246 #define xhci_warn(xhci, fmt, args...) \
1247         dev_warn(xhci_to_hcd(xhci)->self.controller , fmt , ## args)
1248
1249 /* TODO: copied from ehci.h - can be refactored? */
1250 /* xHCI spec says all registers are little endian */
1251 static inline unsigned int xhci_readl(const struct xhci_hcd *xhci,
1252                 __u32 __iomem *regs)
1253 {
1254         return readl(regs);
1255 }
1256 static inline void xhci_writel(struct xhci_hcd *xhci,
1257                 const unsigned int val, __u32 __iomem *regs)
1258 {
1259         xhci_dbg(xhci,
1260                         "`MEM_WRITE_DWORD(3'b000, 32'h%p, 32'h%0x, 4'hf);\n",
1261                         regs, val);
1262         writel(val, regs);
1263 }
1264
1265 /*
1266  * Registers should always be accessed with double word or quad word accesses.
1267  *
1268  * Some xHCI implementations may support 64-bit address pointers.  Registers
1269  * with 64-bit address pointers should be written to with dword accesses by
1270  * writing the low dword first (ptr[0]), then the high dword (ptr[1]) second.
1271  * xHCI implementations that do not support 64-bit address pointers will ignore
1272  * the high dword, and write order is irrelevant.
1273  */
1274 static inline u64 xhci_read_64(const struct xhci_hcd *xhci,
1275                 __u64 __iomem *regs)
1276 {
1277         __u32 __iomem *ptr = (__u32 __iomem *) regs;
1278         u64 val_lo = readl(ptr);
1279         u64 val_hi = readl(ptr + 1);
1280         return val_lo + (val_hi << 32);
1281 }
1282 static inline void xhci_write_64(struct xhci_hcd *xhci,
1283                 const u64 val, __u64 __iomem *regs)
1284 {
1285         __u32 __iomem *ptr = (__u32 __iomem *) regs;
1286         u32 val_lo = lower_32_bits(val);
1287         u32 val_hi = upper_32_bits(val);
1288
1289         xhci_dbg(xhci,
1290                         "`MEM_WRITE_DWORD(3'b000, 64'h%p, 64'h%0lx, 4'hf);\n",
1291                         regs, (long unsigned int) val);
1292         writel(val_lo, ptr);
1293         writel(val_hi, ptr + 1);
1294 }
1295
1296 static inline int xhci_link_trb_quirk(struct xhci_hcd *xhci)
1297 {
1298         u32 temp = xhci_readl(xhci, &xhci->cap_regs->hc_capbase);
1299         return ((HC_VERSION(temp) == 0x95) &&
1300                         (xhci->quirks & XHCI_LINK_TRB_QUIRK));
1301 }
1302
1303 /* xHCI debugging */
1304 void xhci_print_ir_set(struct xhci_hcd *xhci, struct xhci_intr_reg *ir_set, int set_num);
1305 void xhci_print_registers(struct xhci_hcd *xhci);
1306 void xhci_dbg_regs(struct xhci_hcd *xhci);
1307 void xhci_print_run_regs(struct xhci_hcd *xhci);
1308 void xhci_print_trb_offsets(struct xhci_hcd *xhci, union xhci_trb *trb);
1309 void xhci_debug_trb(struct xhci_hcd *xhci, union xhci_trb *trb);
1310 void xhci_debug_segment(struct xhci_hcd *xhci, struct xhci_segment *seg);
1311 void xhci_debug_ring(struct xhci_hcd *xhci, struct xhci_ring *ring);
1312 void xhci_dbg_erst(struct xhci_hcd *xhci, struct xhci_erst *erst);
1313 void xhci_dbg_cmd_ptrs(struct xhci_hcd *xhci);
1314 void xhci_dbg_ring_ptrs(struct xhci_hcd *xhci, struct xhci_ring *ring);
1315 void xhci_dbg_ctx(struct xhci_hcd *xhci, struct xhci_container_ctx *ctx, unsigned int last_ep);
1316 char *xhci_get_slot_state(struct xhci_hcd *xhci,
1317                 struct xhci_container_ctx *ctx);
1318 void xhci_dbg_ep_rings(struct xhci_hcd *xhci,
1319                 unsigned int slot_id, unsigned int ep_index,
1320                 struct xhci_virt_ep *ep);
1321
1322 /* xHCI memory management */
1323 void xhci_mem_cleanup(struct xhci_hcd *xhci);
1324 int xhci_mem_init(struct xhci_hcd *xhci, gfp_t flags);
1325 void xhci_free_virt_device(struct xhci_hcd *xhci, int slot_id);
1326 int xhci_alloc_virt_device(struct xhci_hcd *xhci, int slot_id, struct usb_device *udev, gfp_t flags);
1327 int xhci_setup_addressable_virt_dev(struct xhci_hcd *xhci, struct usb_device *udev);
1328 void xhci_copy_ep0_dequeue_into_input_ctx(struct xhci_hcd *xhci,
1329                 struct usb_device *udev);
1330 unsigned int xhci_get_endpoint_index(struct usb_endpoint_descriptor *desc);
1331 unsigned int xhci_get_endpoint_flag(struct usb_endpoint_descriptor *desc);
1332 unsigned int xhci_get_endpoint_flag_from_index(unsigned int ep_index);
1333 unsigned int xhci_last_valid_endpoint(u32 added_ctxs);
1334 void xhci_endpoint_zero(struct xhci_hcd *xhci, struct xhci_virt_device *virt_dev, struct usb_host_endpoint *ep);
1335 void xhci_endpoint_copy(struct xhci_hcd *xhci,
1336                 struct xhci_container_ctx *in_ctx,
1337                 struct xhci_container_ctx *out_ctx,
1338                 unsigned int ep_index);
1339 void xhci_slot_copy(struct xhci_hcd *xhci,
1340                 struct xhci_container_ctx *in_ctx,
1341                 struct xhci_container_ctx *out_ctx);
1342 int xhci_endpoint_init(struct xhci_hcd *xhci, struct xhci_virt_device *virt_dev,
1343                 struct usb_device *udev, struct usb_host_endpoint *ep,
1344                 gfp_t mem_flags);
1345 void xhci_ring_free(struct xhci_hcd *xhci, struct xhci_ring *ring);
1346 void xhci_free_or_cache_endpoint_ring(struct xhci_hcd *xhci,
1347                 struct xhci_virt_device *virt_dev,
1348                 unsigned int ep_index);
1349 struct xhci_stream_info *xhci_alloc_stream_info(struct xhci_hcd *xhci,
1350                 unsigned int num_stream_ctxs,
1351                 unsigned int num_streams, gfp_t flags);
1352 void xhci_free_stream_info(struct xhci_hcd *xhci,
1353                 struct xhci_stream_info *stream_info);
1354 void xhci_setup_streams_ep_input_ctx(struct xhci_hcd *xhci,
1355                 struct xhci_ep_ctx *ep_ctx,
1356                 struct xhci_stream_info *stream_info);
1357 void xhci_setup_no_streams_ep_input_ctx(struct xhci_hcd *xhci,
1358                 struct xhci_ep_ctx *ep_ctx,
1359                 struct xhci_virt_ep *ep);
1360 struct xhci_ring *xhci_dma_to_transfer_ring(
1361                 struct xhci_virt_ep *ep,
1362                 u64 address);
1363 struct xhci_ring *xhci_stream_id_to_ring(
1364                 struct xhci_virt_device *dev,
1365                 unsigned int ep_index,
1366                 unsigned int stream_id);
1367 struct xhci_command *xhci_alloc_command(struct xhci_hcd *xhci,
1368                 bool allocate_in_ctx, bool allocate_completion,
1369                 gfp_t mem_flags);
1370 void xhci_urb_free_priv(struct xhci_hcd *xhci, struct urb_priv *urb_priv);
1371 void xhci_free_command(struct xhci_hcd *xhci,
1372                 struct xhci_command *command);
1373
1374 #ifdef CONFIG_PCI
1375 /* xHCI PCI glue */
1376 int xhci_register_pci(void);
1377 void xhci_unregister_pci(void);
1378 #endif
1379
1380 /* xHCI host controller glue */
1381 void xhci_quiesce(struct xhci_hcd *xhci);
1382 int xhci_halt(struct xhci_hcd *xhci);
1383 int xhci_reset(struct xhci_hcd *xhci);
1384 int xhci_init(struct usb_hcd *hcd);
1385 int xhci_run(struct usb_hcd *hcd);
1386 void xhci_stop(struct usb_hcd *hcd);
1387 void xhci_shutdown(struct usb_hcd *hcd);
1388 int xhci_get_frame(struct usb_hcd *hcd);
1389 irqreturn_t xhci_irq(struct usb_hcd *hcd);
1390 irqreturn_t xhci_msi_irq(int irq, struct usb_hcd *hcd);
1391 int xhci_alloc_dev(struct usb_hcd *hcd, struct usb_device *udev);
1392 void xhci_free_dev(struct usb_hcd *hcd, struct usb_device *udev);
1393 int xhci_alloc_streams(struct usb_hcd *hcd, struct usb_device *udev,
1394                 struct usb_host_endpoint **eps, unsigned int num_eps,
1395                 unsigned int num_streams, gfp_t mem_flags);
1396 int xhci_free_streams(struct usb_hcd *hcd, struct usb_device *udev,
1397                 struct usb_host_endpoint **eps, unsigned int num_eps,
1398                 gfp_t mem_flags);
1399 int xhci_address_device(struct usb_hcd *hcd, struct usb_device *udev);
1400 int xhci_update_hub_device(struct usb_hcd *hcd, struct usb_device *hdev,
1401                         struct usb_tt *tt, gfp_t mem_flags);
1402 int xhci_urb_enqueue(struct usb_hcd *hcd, struct urb *urb, gfp_t mem_flags);
1403 int xhci_urb_dequeue(struct usb_hcd *hcd, struct urb *urb, int status);
1404 int xhci_add_endpoint(struct usb_hcd *hcd, struct usb_device *udev, struct usb_host_endpoint *ep);
1405 int xhci_drop_endpoint(struct usb_hcd *hcd, struct usb_device *udev, struct usb_host_endpoint *ep);
1406 void xhci_endpoint_reset(struct usb_hcd *hcd, struct usb_host_endpoint *ep);
1407 int xhci_discover_or_reset_device(struct usb_hcd *hcd, struct usb_device *udev);
1408 int xhci_check_bandwidth(struct usb_hcd *hcd, struct usb_device *udev);
1409 void xhci_reset_bandwidth(struct usb_hcd *hcd, struct usb_device *udev);
1410
1411 /* xHCI ring, segment, TRB, and TD functions */
1412 dma_addr_t xhci_trb_virt_to_dma(struct xhci_segment *seg, union xhci_trb *trb);
1413 struct xhci_segment *trb_in_td(struct xhci_segment *start_seg,
1414                 union xhci_trb *start_trb, union xhci_trb *end_trb,
1415                 dma_addr_t suspect_dma);
1416 int xhci_is_vendor_info_code(struct xhci_hcd *xhci, unsigned int trb_comp_code);
1417 void xhci_ring_cmd_db(struct xhci_hcd *xhci);
1418 void *xhci_setup_one_noop(struct xhci_hcd *xhci);
1419 int xhci_queue_slot_control(struct xhci_hcd *xhci, u32 trb_type, u32 slot_id);
1420 int xhci_queue_address_device(struct xhci_hcd *xhci, dma_addr_t in_ctx_ptr,
1421                 u32 slot_id);
1422 int xhci_queue_vendor_command(struct xhci_hcd *xhci,
1423                 u32 field1, u32 field2, u32 field3, u32 field4);
1424 int xhci_queue_stop_endpoint(struct xhci_hcd *xhci, int slot_id,
1425                 unsigned int ep_index, int suspend);
1426 int xhci_queue_ctrl_tx(struct xhci_hcd *xhci, gfp_t mem_flags, struct urb *urb,
1427                 int slot_id, unsigned int ep_index);
1428 int xhci_queue_bulk_tx(struct xhci_hcd *xhci, gfp_t mem_flags, struct urb *urb,
1429                 int slot_id, unsigned int ep_index);
1430 int xhci_queue_intr_tx(struct xhci_hcd *xhci, gfp_t mem_flags, struct urb *urb,
1431                 int slot_id, unsigned int ep_index);
1432 int xhci_queue_isoc_tx_prepare(struct xhci_hcd *xhci, gfp_t mem_flags,
1433                 struct urb *urb, int slot_id, unsigned int ep_index);
1434 int xhci_queue_configure_endpoint(struct xhci_hcd *xhci, dma_addr_t in_ctx_ptr,
1435                 u32 slot_id, bool command_must_succeed);
1436 int xhci_queue_evaluate_context(struct xhci_hcd *xhci, dma_addr_t in_ctx_ptr,
1437                 u32 slot_id);
1438 int xhci_queue_reset_ep(struct xhci_hcd *xhci, int slot_id,
1439                 unsigned int ep_index);
1440 int xhci_queue_reset_device(struct xhci_hcd *xhci, u32 slot_id);
1441 void xhci_find_new_dequeue_state(struct xhci_hcd *xhci,
1442                 unsigned int slot_id, unsigned int ep_index,
1443                 unsigned int stream_id, struct xhci_td *cur_td,
1444                 struct xhci_dequeue_state *state);
1445 void xhci_queue_new_dequeue_state(struct xhci_hcd *xhci,
1446                 unsigned int slot_id, unsigned int ep_index,
1447                 unsigned int stream_id,
1448                 struct xhci_dequeue_state *deq_state);
1449 void xhci_cleanup_stalled_ring(struct xhci_hcd *xhci,
1450                 struct usb_device *udev, unsigned int ep_index);
1451 void xhci_queue_config_ep_quirk(struct xhci_hcd *xhci,
1452                 unsigned int slot_id, unsigned int ep_index,
1453                 struct xhci_dequeue_state *deq_state);
1454 void xhci_stop_endpoint_command_watchdog(unsigned long arg);
1455 void xhci_ring_ep_doorbell(struct xhci_hcd *xhci, unsigned int slot_id,
1456                 unsigned int ep_index, unsigned int stream_id);
1457
1458 /* xHCI roothub code */
1459 int xhci_hub_control(struct usb_hcd *hcd, u16 typeReq, u16 wValue, u16 wIndex,
1460                 char *buf, u16 wLength);
1461 int xhci_hub_status_data(struct usb_hcd *hcd, char *buf);
1462
1463 /* xHCI contexts */
1464 struct xhci_input_control_ctx *xhci_get_input_control_ctx(struct xhci_hcd *xhci, struct xhci_container_ctx *ctx);
1465 struct xhci_slot_ctx *xhci_get_slot_ctx(struct xhci_hcd *xhci, struct xhci_container_ctx *ctx);
1466 struct xhci_ep_ctx *xhci_get_ep_ctx(struct xhci_hcd *xhci, struct xhci_container_ctx *ctx, unsigned int ep_index);
1467
1468 #endif /* __LINUX_XHCI_HCD_H */