drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include "i915_reg.h"
  34 #include "intel_bios.h"
  35 #include <linux/io-mapping.h>
  36
  37 /* General customization:
  38  */
  39
  40 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  41
  42 #define DRIVER_NAME             "i915"
  43 #define DRIVER_DESC             "Intel Graphics"
  44 #define DRIVER_DATE             "20080730"
  45
  46 enum pipe {
  47         PIPE_A = 0,
  48         PIPE_B,
  49 };
  50
  51 enum plane {
  52         PLANE_A = 0,
  53         PLANE_B,
  54 };
  55
  56 #define I915_NUM_PIPE   2
  57
  58 /* Interface history:
  59  *
  60  * 1.1: Original.
  61  * 1.2: Add Power Management
  62  * 1.3: Add vblank support
  63  * 1.4: Fix cmdbuffer path, add heap destroy
  64  * 1.5: Add vblank pipe configuration
  65  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
  66  *      - Support vertical blank on secondary display pipe
  67  */
  68 #define DRIVER_MAJOR            1
  69 #define DRIVER_MINOR            6
  70 #define DRIVER_PATCHLEVEL       0
  71
  72 #define WATCH_COHERENCY 0
  73 #define WATCH_BUF       0
  74 #define WATCH_EXEC      0
  75 #define WATCH_LRU       0
  76 #define WATCH_RELOC     0
  77 #define WATCH_INACTIVE  0
  78 #define WATCH_PWRITE    0
  79
  80 #define I915_GEM_PHYS_CURSOR_0 1
  81 #define I915_GEM_PHYS_CURSOR_1 2
  82 #define I915_GEM_PHYS_OVERLAY_REGS 3
  83 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
  84
  85 struct drm_i915_gem_phys_object {
  86         int id;
  87         struct page **page_list;
  88         drm_dma_handle_t *handle;
  89         struct drm_gem_object *cur_obj;
  90 };
  91
  92 typedef struct _drm_i915_ring_buffer {
  93         unsigned long Size;
  94         u8 *virtual_start;
  95         int head;
  96         int tail;
  97         int space;
  98         drm_local_map_t map;
  99         struct drm_gem_object *ring_obj;
 100 } drm_i915_ring_buffer_t;
 101
 102 struct mem_block {
 103         struct mem_block *next;
 104         struct mem_block *prev;
 105         int start;
 106         int size;
 107         struct drm_file *file_priv; /* NULL: free, -1: heap, other: real files */
 108 };
 109
 110 struct opregion_header;
 111 struct opregion_acpi;
 112 struct opregion_swsci;
 113 struct opregion_asle;
 114
 115 struct intel_opregion {
 116         struct opregion_header *header;
 117         struct opregion_acpi *acpi;
 118         struct opregion_swsci *swsci;
 119         struct opregion_asle *asle;
 120         int enabled;
 121 };
 122
 123 struct drm_i915_master_private {
 124         drm_local_map_t *sarea;
 125         struct _drm_i915_sarea *sarea_priv;
 126 };
 127 #define I915_FENCE_REG_NONE -1
 128
 129 struct drm_i915_fence_reg {
 130         struct drm_gem_object *obj;
 131 };
 132
 133 struct sdvo_device_mapping {
 134         u8 dvo_port;
 135         u8 slave_addr;
 136         u8 dvo_wiring;
 137         u8 initialized;
 138 };
 139
 140 struct drm_i915_error_state {
 141         u32 eir;
 142         u32 pgtbl_er;
 143         u32 pipeastat;
 144         u32 pipebstat;
 145         u32 ipeir;
 146         u32 ipehr;
 147         u32 instdone;
 148         u32 acthd;
 149         u32 instpm;
 150         u32 instps;
 151         u32 instdone1;
 152         u32 seqno;
 153         u64 bbaddr;
 154         struct timeval time;
 155         struct drm_i915_error_object {
 156                 int page_count;
 157                 u32 gtt_offset;
 158                 u32 *pages[0];
 159         } *ringbuffer, *batchbuffer[2];
 160         struct drm_i915_error_buffer {
 161                 size_t size;
 162                 u32 name;
 163                 u32 seqno;
 164                 u32 gtt_offset;
 165                 u32 read_domains;
 166                 u32 write_domain;
 167                 u32 fence_reg;
 168                 s32 pinned:2;
 169                 u32 tiling:2;
 170                 u32 dirty:1;
 171                 u32 purgeable:1;
 172         } *active_bo;
 173         u32 active_bo_count;
 174 };
 175
 176 struct drm_i915_display_funcs {
 177         void (*dpms)(struct drm_crtc *crtc, int mode);
 178         bool (*fbc_enabled)(struct drm_device *dev);
 179         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 180         void (*disable_fbc)(struct drm_device *dev);
 181         int (*get_display_clock_speed)(struct drm_device *dev);
 182         int (*get_fifo_size)(struct drm_device *dev, int plane);
 183         void (*update_wm)(struct drm_device *dev, int planea_clock,
 184                           int planeb_clock, int sr_hdisplay, int pixel_size);
 185         /* clock updates for mode set */
 186         /* cursor updates */
 187         /* render clock increase/decrease */
 188         /* display clock increase/decrease */
 189         /* pll clock increase/decrease */
 190         /* clock gating init */
 191 };
 192
 193 struct intel_overlay;
 194
 195 struct intel_device_info {
 196         u8 is_mobile : 1;
 197         u8 is_i8xx : 1;
 198         u8 is_i85x : 1;
 199         u8 is_i915g : 1;
 200         u8 is_i9xx : 1;
 201         u8 is_i945gm : 1;
 202         u8 is_i965g : 1;
 203         u8 is_i965gm : 1;
 204         u8 is_g33 : 1;
 205         u8 need_gfx_hws : 1;
 206         u8 is_g4x : 1;
 207         u8 is_pineview : 1;
 208         u8 is_ironlake : 1;
 209         u8 is_gen6 : 1;
 210         u8 has_fbc : 1;
 211         u8 has_rc6 : 1;
 212         u8 has_pipe_cxsr : 1;
 213         u8 has_hotplug : 1;
 214         u8 cursor_needs_physical : 1;
 215 };
 216
 217 enum no_fbc_reason {
 218         FBC_STOLEN_TOO_SMALL, /* not enough space to hold compressed buffers */
 219         FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 220         FBC_MODE_TOO_LARGE, /* mode too large for compression */
 221         FBC_BAD_PLANE, /* fbc not supported on plane */
 222         FBC_NOT_TILED, /* buffer not tiled */
 223 };
 224
 225 enum intel_pch {
 226         PCH_IBX,        /* Ibexpeak PCH */
 227         PCH_CPT,        /* Cougarpoint PCH */
 228 };
 229
 230 struct intel_fbdev;
 231
 232 typedef struct drm_i915_private {
 233         struct drm_device *dev;
 234
 235         const struct intel_device_info *info;
 236
 237         int has_gem;
 238
 239         void __iomem *regs;
 240
 241         struct pci_dev *bridge_dev;
 242         drm_i915_ring_buffer_t ring;
 243
 244         drm_dma_handle_t *status_page_dmah;
 245         void *hw_status_page;
 246         void *seqno_page;
 247         dma_addr_t dma_status_page;
 248         uint32_t counter;
 249         unsigned int status_gfx_addr;
 250         unsigned int seqno_gfx_addr;
 251         drm_local_map_t hws_map;
 252         struct drm_gem_object *hws_obj;
 253         struct drm_gem_object *seqno_obj;
 254         struct drm_gem_object *pwrctx;
 255
 256         struct resource mch_res;
 257
 258         unsigned int cpp;
 259         int back_offset;
 260         int front_offset;
 261         int current_page;
 262         int page_flipping;
 263
 264         wait_queue_head_t irq_queue;
 265         atomic_t irq_received;
 266         /** Protects user_irq_refcount and irq_mask_reg */
 267         spinlock_t user_irq_lock;
 268         /** Refcount for i915_user_irq_get() versus i915_user_irq_put(). */
 269         int user_irq_refcount;
 270         u32 trace_irq_seqno;
 271         /** Cached value of IMR to avoid reads in updating the bitfield */
 272         u32 irq_mask_reg;
 273         u32 pipestat[2];
 274         /** splitted irq regs for graphics and display engine on Ironlake,
 275             irq_mask_reg is still used for display irq. */
 276         u32 gt_irq_mask_reg;
 277         u32 gt_irq_enable_reg;
 278         u32 de_irq_enable_reg;
 279         u32 pch_irq_mask_reg;
 280         u32 pch_irq_enable_reg;
 281
 282         u32 hotplug_supported_mask;
 283         struct work_struct hotplug_work;
 284
 285         int tex_lru_log_granularity;
 286         int allow_batchbuffer;
 287         struct mem_block *agp_heap;
 288         unsigned int sr01, adpa, ppcr, dvob, dvoc, lvds;
 289         int vblank_pipe;
 290
 291         /* For hangcheck timer */
 292 #define DRM_I915_HANGCHECK_PERIOD 75 /* in jiffies */
 293         struct timer_list hangcheck_timer;
 294         int hangcheck_count;
 295         uint32_t last_acthd;
 296
 297         struct drm_mm vram;
 298
 299         unsigned long cfb_size;
 300         unsigned long cfb_pitch;
 301         int cfb_fence;
 302         int cfb_plane;
 303
 304         int irq_enabled;
 305
 306         struct intel_opregion opregion;
 307
 308         /* overlay */
 309         struct intel_overlay *overlay;
 310
 311         /* LVDS info */
 312         int backlight_duty_cycle;  /* restore backlight to this value */
 313         bool panel_wants_dither;
 314         struct drm_display_mode *panel_fixed_mode;
 315         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
 316         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
 317
 318         /* Feature bits from the VBIOS */
 319         unsigned int int_tv_support:1;
 320         unsigned int lvds_dither:1;
 321         unsigned int lvds_vbt:1;
 322         unsigned int int_crt_support:1;
 323         unsigned int lvds_use_ssc:1;
 324         unsigned int edp_support:1;
 325         int lvds_ssc_freq;
 326         int edp_bpp;
 327
 328         struct notifier_block lid_notifier;
 329
 330         int crt_ddc_bus; /* 0 = unknown, else GPIO to use for CRT DDC */
 331         struct drm_i915_fence_reg fence_regs[16]; /* assume 965 */
 332         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
 333         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
 334
 335         unsigned int fsb_freq, mem_freq;
 336
 337         spinlock_t error_lock;
 338         struct drm_i915_error_state *first_error;
 339         struct work_struct error_work;
 340         struct workqueue_struct *wq;
 341
 342         /* Display functions */
 343         struct drm_i915_display_funcs display;
 344
 345         /* PCH chipset type */
 346         enum intel_pch pch_type;
 347
 348         /* Register state */
 349         bool modeset_on_lid;
 350         u8 saveLBB;
 351         u32 saveDSPACNTR;
 352         u32 saveDSPBCNTR;
 353         u32 saveDSPARB;
 354         u32 saveHWS;
 355         u32 savePIPEACONF;
 356         u32 savePIPEBCONF;
 357         u32 savePIPEASRC;
 358         u32 savePIPEBSRC;
 359         u32 saveFPA0;
 360         u32 saveFPA1;
 361         u32 saveDPLL_A;
 362         u32 saveDPLL_A_MD;
 363         u32 saveHTOTAL_A;
 364         u32 saveHBLANK_A;
 365         u32 saveHSYNC_A;
 366         u32 saveVTOTAL_A;
 367         u32 saveVBLANK_A;
 368         u32 saveVSYNC_A;
 369         u32 saveBCLRPAT_A;
 370         u32 saveTRANSACONF;
 371         u32 saveTRANS_HTOTAL_A;
 372         u32 saveTRANS_HBLANK_A;
 373         u32 saveTRANS_HSYNC_A;
 374         u32 saveTRANS_VTOTAL_A;
 375         u32 saveTRANS_VBLANK_A;
 376         u32 saveTRANS_VSYNC_A;
 377         u32 savePIPEASTAT;
 378         u32 saveDSPASTRIDE;
 379         u32 saveDSPASIZE;
 380         u32 saveDSPAPOS;
 381         u32 saveDSPAADDR;
 382         u32 saveDSPASURF;
 383         u32 saveDSPATILEOFF;
 384         u32 savePFIT_PGM_RATIOS;
 385         u32 saveBLC_HIST_CTL;
 386         u32 saveBLC_PWM_CTL;
 387         u32 saveBLC_PWM_CTL2;
 388         u32 saveBLC_CPU_PWM_CTL;
 389         u32 saveBLC_CPU_PWM_CTL2;
 390         u32 saveFPB0;
 391         u32 saveFPB1;
 392         u32 saveDPLL_B;
 393         u32 saveDPLL_B_MD;
 394         u32 saveHTOTAL_B;
 395         u32 saveHBLANK_B;
 396         u32 saveHSYNC_B;
 397         u32 saveVTOTAL_B;
 398         u32 saveVBLANK_B;
 399         u32 saveVSYNC_B;
 400         u32 saveBCLRPAT_B;
 401         u32 saveTRANSBCONF;
 402         u32 saveTRANS_HTOTAL_B;
 403         u32 saveTRANS_HBLANK_B;
 404         u32 saveTRANS_HSYNC_B;
 405         u32 saveTRANS_VTOTAL_B;
 406         u32 saveTRANS_VBLANK_B;
 407         u32 saveTRANS_VSYNC_B;
 408         u32 savePIPEBSTAT;
 409         u32 saveDSPBSTRIDE;
 410         u32 saveDSPBSIZE;
 411         u32 saveDSPBPOS;
 412         u32 saveDSPBADDR;
 413         u32 saveDSPBSURF;
 414         u32 saveDSPBTILEOFF;
 415         u32 saveVGA0;
 416         u32 saveVGA1;
 417         u32 saveVGA_PD;
 418         u32 saveVGACNTRL;
 419         u32 saveADPA;
 420         u32 saveLVDS;
 421         u32 savePP_ON_DELAYS;
 422         u32 savePP_OFF_DELAYS;
 423         u32 saveDVOA;
 424         u32 saveDVOB;
 425         u32 saveDVOC;
 426         u32 savePP_ON;
 427         u32 savePP_OFF;
 428         u32 savePP_CONTROL;
 429         u32 savePP_DIVISOR;
 430         u32 savePFIT_CONTROL;
 431         u32 save_palette_a[256];
 432         u32 save_palette_b[256];
 433         u32 saveDPFC_CB_BASE;
 434         u32 saveFBC_CFB_BASE;
 435         u32 saveFBC_LL_BASE;
 436         u32 saveFBC_CONTROL;
 437         u32 saveFBC_CONTROL2;
 438         u32 saveIER;
 439         u32 saveIIR;
 440         u32 saveIMR;
 441         u32 saveDEIER;
 442         u32 saveDEIMR;
 443         u32 saveGTIER;
 444         u32 saveGTIMR;
 445         u32 saveFDI_RXA_IMR;
 446         u32 saveFDI_RXB_IMR;
 447         u32 saveCACHE_MODE_0;
 448         u32 saveMI_ARB_STATE;
 449         u32 saveSWF0[16];
 450         u32 saveSWF1[16];
 451         u32 saveSWF2[3];
 452         u8 saveMSR;
 453         u8 saveSR[8];
 454         u8 saveGR[25];
 455         u8 saveAR_INDEX;
 456         u8 saveAR[21];
 457         u8 saveDACMASK;
 458         u8 saveCR[37];
 459         uint64_t saveFENCE[16];
 460         u32 saveCURACNTR;
 461         u32 saveCURAPOS;
 462         u32 saveCURABASE;
 463         u32 saveCURBCNTR;
 464         u32 saveCURBPOS;
 465         u32 saveCURBBASE;
 466         u32 saveCURSIZE;
 467         u32 saveDP_B;
 468         u32 saveDP_C;
 469         u32 saveDP_D;
 470         u32 savePIPEA_GMCH_DATA_M;
 471         u32 savePIPEB_GMCH_DATA_M;
 472         u32 savePIPEA_GMCH_DATA_N;
 473         u32 savePIPEB_GMCH_DATA_N;
 474         u32 savePIPEA_DP_LINK_M;
 475         u32 savePIPEB_DP_LINK_M;
 476         u32 savePIPEA_DP_LINK_N;
 477         u32 savePIPEB_DP_LINK_N;
 478         u32 saveFDI_RXA_CTL;
 479         u32 saveFDI_TXA_CTL;
 480         u32 saveFDI_RXB_CTL;
 481         u32 saveFDI_TXB_CTL;
 482         u32 savePFA_CTL_1;
 483         u32 savePFB_CTL_1;
 484         u32 savePFA_WIN_SZ;
 485         u32 savePFB_WIN_SZ;
 486         u32 savePFA_WIN_POS;
 487         u32 savePFB_WIN_POS;
 488         u32 savePCH_DREF_CONTROL;
 489         u32 saveDISP_ARB_CTL;
 490         u32 savePIPEA_DATA_M1;
 491         u32 savePIPEA_DATA_N1;
 492         u32 savePIPEA_LINK_M1;
 493         u32 savePIPEA_LINK_N1;
 494         u32 savePIPEB_DATA_M1;
 495         u32 savePIPEB_DATA_N1;
 496         u32 savePIPEB_LINK_M1;
 497         u32 savePIPEB_LINK_N1;
 498         u32 saveMCHBAR_RENDER_STANDBY;
 499
 500         struct {
 501                 struct drm_mm gtt_space;
 502
 503                 struct io_mapping *gtt_mapping;
 504                 int gtt_mtrr;
 505
 506                 /**
 507                  * Membership on list of all loaded devices, used to evict
 508                  * inactive buffers under memory pressure.
 509                  *
 510                  * Modifications should only be done whilst holding the
 511                  * shrink_list_lock spinlock.
 512                  */
 513                 struct list_head shrink_list;
 514
 515                 /**
 516                  * List of objects currently involved in rendering from the
 517                  * ringbuffer.
 518                  *
 519                  * Includes buffers having the contents of their GPU caches
 520                  * flushed, not necessarily primitives.  last_rendering_seqno
 521                  * represents when the rendering involved will be completed.
 522                  *
 523                  * A reference is held on the buffer while on this list.
 524                  */
 525                 spinlock_t active_list_lock;
 526                 struct list_head active_list;
 527
 528                 /**
 529                  * List of objects which are not in the ringbuffer but which
 530                  * still have a write_domain which needs to be flushed before
 531                  * unbinding.
 532                  *
 533                  * last_rendering_seqno is 0 while an object is in this list.
 534                  *
 535                  * A reference is held on the buffer while on this list.
 536                  */
 537                 struct list_head flushing_list;
 538
 539                 /**
 540                  * List of objects currently pending a GPU write flush.
 541                  *
 542                  * All elements on this list will belong to either the
 543                  * active_list or flushing_list, last_rendering_seqno can
 544                  * be used to differentiate between the two elements.
 545                  */
 546                 struct list_head gpu_write_list;
 547
 548                 /**
 549                  * LRU list of objects which are not in the ringbuffer and
 550                  * are ready to unbind, but are still in the GTT.
 551                  *
 552                  * last_rendering_seqno is 0 while an object is in this list.
 553                  *
 554                  * A reference is not held on the buffer while on this list,
 555                  * as merely being GTT-bound shouldn't prevent its being
 556                  * freed, and we'll pull it off the list in the free path.
 557                  */
 558                 struct list_head inactive_list;
 559
 560                 /** LRU list of objects with fence regs on them. */
 561                 struct list_head fence_list;
 562
 563                 /**
 564                  * List of breadcrumbs associated with GPU requests currently
 565                  * outstanding.
 566                  */
 567                 struct list_head request_list;
 568
 569                 /**
 570                  * We leave the user IRQ off as much as possible,
 571                  * but this means that requests will finish and never
 572                  * be retired once the system goes idle. Set a timer to
 573                  * fire periodically while the ring is running. When it
 574                  * fires, go retire requests.
 575                  */
 576                 struct delayed_work retire_work;
 577
 578                 uint32_t next_gem_seqno;
 579
 580                 /**
 581                  * Waiting sequence number, if any
 582                  */
 583                 uint32_t waiting_gem_seqno;
 584
 585                 /**
 586                  * Last seq seen at irq time
 587                  */
 588                 uint32_t irq_gem_seqno;
 589
 590                 /**
 591                  * Flag if the X Server, and thus DRM, is not currently in
 592                  * control of the device.
 593                  *
 594                  * This is set between LeaveVT and EnterVT.  It needs to be
 595                  * replaced with a semaphore.  It also needs to be
 596                  * transitioned away from for kernel modesetting.
 597                  */
 598                 int suspended;
 599
 600                 /**
 601                  * Flag if the hardware appears to be wedged.
 602                  *
 603                  * This is set when attempts to idle the device timeout.
 604                  * It prevents command submission from occuring and makes
 605                  * every pending request fail
 606                  */
 607                 atomic_t wedged;
 608
 609                 /** Bit 6 swizzling required for X tiling */
 610                 uint32_t bit_6_swizzle_x;
 611                 /** Bit 6 swizzling required for Y tiling */
 612                 uint32_t bit_6_swizzle_y;
 613
 614                 /* storage for physical objects */
 615                 struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
 616         } mm;
 617         struct sdvo_device_mapping sdvo_mappings[2];
 618         /* indicate whether the LVDS_BORDER should be enabled or not */
 619         unsigned int lvds_border_bits;
 620
 621         struct drm_crtc *plane_to_crtc_mapping[2];
 622         struct drm_crtc *pipe_to_crtc_mapping[2];
 623         wait_queue_head_t pending_flip_queue;
 624
 625         /* Reclocking support */
 626         bool render_reclock_avail;
 627         bool lvds_downclock_avail;
 628         /* indicate whether the LVDS EDID is OK */
 629         bool lvds_edid_good;
 630         /* indicates the reduced downclock for LVDS*/
 631         int lvds_downclock;
 632         struct work_struct idle_work;
 633         struct timer_list idle_timer;
 634         bool busy;
 635         u16 orig_clock;
 636         int child_dev_num;
 637         struct child_device_config *child_dev;
 638         struct drm_connector *int_lvds_connector;
 639
 640         bool mchbar_need_disable;
 641
 642         u8 cur_delay;
 643         u8 min_delay;
 644         u8 max_delay;
 645
 646         enum no_fbc_reason no_fbc_reason;
 647
 648         struct drm_mm_node *compressed_fb;
 649         struct drm_mm_node *compressed_llb;
 650
 651         /* list of fbdev register on this device */
 652         struct intel_fbdev *fbdev;
 653 } drm_i915_private_t;
 654
 655 /** driver private structure attached to each drm_gem_object */
 656 struct drm_i915_gem_object {
 657         struct drm_gem_object base;
 658
 659         /** Current space allocated to this object in the GTT, if any. */
 660         struct drm_mm_node *gtt_space;
 661
 662         /** This object's place on the active/flushing/inactive lists */
 663         struct list_head list;
 664         /** This object's place on GPU write list */
 665         struct list_head gpu_write_list;
 666
 667         /** This object's place on the fenced object LRU */
 668         struct list_head fence_list;
 669
 670         /**
 671          * This is set if the object is on the active or flushing lists
 672          * (has pending rendering), and is not set if it's on inactive (ready
 673          * to be unbound).
 674          */
 675         int active;
 676
 677         /**
 678          * This is set if the object has been written to since last bound
 679          * to the GTT
 680          */
 681         int dirty;
 682
 683         /** AGP memory structure for our GTT binding. */
 684         DRM_AGP_MEM *agp_mem;
 685
 686         struct page **pages;
 687         int pages_refcount;
 688
 689         /**
 690          * Current offset of the object in GTT space.
 691          *
 692          * This is the same as gtt_space->start
 693          */
 694         uint32_t gtt_offset;
 695
 696         /**
 697          * Fake offset for use by mmap(2)
 698          */
 699         uint64_t mmap_offset;
 700
 701         /**
 702          * Fence register bits (if any) for this object.  Will be set
 703          * as needed when mapped into the GTT.
 704          * Protected by dev->struct_mutex.
 705          */
 706         int fence_reg;
 707
 708         /** How many users have pinned this object in GTT space */
 709         int pin_count;
 710
 711         /** Breadcrumb of last rendering to the buffer. */
 712         uint32_t last_rendering_seqno;
 713
 714         /** Current tiling mode for the object. */
 715         uint32_t tiling_mode;
 716         uint32_t stride;
 717
 718         /** Record of address bit 17 of each page at last unbind. */
 719         long *bit_17;
 720
 721         /** AGP mapping type (AGP_USER_MEMORY or AGP_USER_CACHED_MEMORY */
 722         uint32_t agp_type;
 723
 724         /**
 725          * If present, while GEM_DOMAIN_CPU is in the read domain this array
 726          * flags which individual pages are valid.
 727          */
 728         uint8_t *page_cpu_valid;
 729
 730         /** User space pin count and filp owning the pin */
 731         uint32_t user_pin_count;
 732         struct drm_file *pin_filp;
 733
 734         /** for phy allocated objects */
 735         struct drm_i915_gem_phys_object *phys_obj;
 736
 737         /**
 738          * Used for checking the object doesn't appear more than once
 739          * in an execbuffer object list.
 740          */
 741         int in_execbuffer;
 742
 743         /**
 744          * Advice: are the backing pages purgeable?
 745          */
 746         int madv;
 747
 748         /**
 749          * Number of crtcs where this object is currently the fb, but
 750          * will be page flipped away on the next vblank.  When it
 751          * reaches 0, dev_priv->pending_flip_queue will be woken up.
 752          */
 753         atomic_t pending_flip;
 754 };
 755
 756 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
 757
 758 /**
 759  * Request queue structure.
 760  *
 761  * The request queue allows us to note sequence numbers that have been emitted
 762  * and may be associated with active buffers to be retired.
 763  *
 764  * By keeping this list, we can avoid having to do questionable
 765  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
 766  * an emission time with seqnos for tracking how far ahead of the GPU we are.
 767  */
 768 struct drm_i915_gem_request {
 769         /** GEM sequence number associated with this request. */
 770         uint32_t seqno;
 771
 772         /** Time at which this request was emitted, in jiffies. */
 773         unsigned long emitted_jiffies;
 774
 775         /** global list entry for this request */
 776         struct list_head list;
 777
 778         /** file_priv list entry for this request */
 779         struct list_head client_list;
 780 };
 781
 782 struct drm_i915_file_private {
 783         struct {
 784                 struct list_head request_list;
 785         } mm;
 786 };
 787
 788 enum intel_chip_family {
 789         CHIP_I8XX = 0x01,
 790         CHIP_I9XX = 0x02,
 791         CHIP_I915 = 0x04,
 792         CHIP_I965 = 0x08,
 793 };
 794
 795 extern struct drm_ioctl_desc i915_ioctls[];
 796 extern int i915_max_ioctl;
 797 extern unsigned int i915_fbpercrtc;
 798 extern unsigned int i915_powersave;
 799 extern unsigned int i915_lvds_downclock;
 800
 801 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
 802 extern int i915_resume(struct drm_device *dev);
 803 extern void i915_save_display(struct drm_device *dev);
 804 extern void i915_restore_display(struct drm_device *dev);
 805 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
 806 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
 807
 808                                 /* i915_dma.c */
 809 extern void i915_kernel_lost_context(struct drm_device * dev);
 810 extern int i915_driver_load(struct drm_device *, unsigned long flags);
 811 extern int i915_driver_unload(struct drm_device *);
 812 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
 813 extern void i915_driver_lastclose(struct drm_device * dev);
 814 extern void i915_driver_preclose(struct drm_device *dev,
 815                                  struct drm_file *file_priv);
 816 extern void i915_driver_postclose(struct drm_device *dev,
 817                                   struct drm_file *file_priv);
 818 extern int i915_driver_device_is_agp(struct drm_device * dev);
 819 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
 820                               unsigned long arg);
 821 extern int i915_emit_box(struct drm_device *dev,
 822                          struct drm_clip_rect *boxes,
 823                          int i, int DR1, int DR4);
 824 extern int i965_reset(struct drm_device *dev, u8 flags);
 825
 826 /* i915_irq.c */
 827 void i915_hangcheck_elapsed(unsigned long data);
 828 void i915_destroy_error_state(struct drm_device *dev);
 829 extern int i915_irq_emit(struct drm_device *dev, void *data,
 830                          struct drm_file *file_priv);
 831 extern int i915_irq_wait(struct drm_device *dev, void *data,
 832                          struct drm_file *file_priv);
 833 void i915_user_irq_get(struct drm_device *dev);
 834 void i915_trace_irq_get(struct drm_device *dev, u32 seqno);
 835 void i915_user_irq_put(struct drm_device *dev);
 836 extern void i915_enable_interrupt (struct drm_device *dev);
 837
 838 extern irqreturn_t i915_driver_irq_handler(DRM_IRQ_ARGS);
 839 extern void i915_driver_irq_preinstall(struct drm_device * dev);
 840 extern int i915_driver_irq_postinstall(struct drm_device *dev);
 841 extern void i915_driver_irq_uninstall(struct drm_device * dev);
 842 extern int i915_vblank_pipe_set(struct drm_device *dev, void *data,
 843                                 struct drm_file *file_priv);
 844 extern int i915_vblank_pipe_get(struct drm_device *dev, void *data,
 845                                 struct drm_file *file_priv);
 846 extern int i915_enable_vblank(struct drm_device *dev, int crtc);
 847 extern void i915_disable_vblank(struct drm_device *dev, int crtc);
 848 extern u32 i915_get_vblank_counter(struct drm_device *dev, int crtc);
 849 extern u32 gm45_get_vblank_counter(struct drm_device *dev, int crtc);
 850 extern int i915_vblank_swap(struct drm_device *dev, void *data,
 851                             struct drm_file *file_priv);
 852 extern void i915_enable_irq(drm_i915_private_t *dev_priv, u32 mask);
 853
 854 void
 855 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
 856
 857 void
 858 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
 859
 860 void intel_enable_asle (struct drm_device *dev);
 861
 862
 863 /* i915_mem.c */
 864 extern int i915_mem_alloc(struct drm_device *dev, void *data,
 865                           struct drm_file *file_priv);
 866 extern int i915_mem_free(struct drm_device *dev, void *data,
 867                          struct drm_file *file_priv);
 868 extern int i915_mem_init_heap(struct drm_device *dev, void *data,
 869                               struct drm_file *file_priv);
 870 extern int i915_mem_destroy_heap(struct drm_device *dev, void *data,
 871                                  struct drm_file *file_priv);
 872 extern void i915_mem_takedown(struct mem_block **heap);
 873 extern void i915_mem_release(struct drm_device * dev,
 874                              struct drm_file *file_priv, struct mem_block *heap);
 875 /* i915_gem.c */
 876 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
 877                         struct drm_file *file_priv);
 878 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
 879                           struct drm_file *file_priv);
 880 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
 881                          struct drm_file *file_priv);
 882 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
 883                           struct drm_file *file_priv);
 884 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
 885                         struct drm_file *file_priv);
 886 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
 887                         struct drm_file *file_priv);
 888 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
 889                               struct drm_file *file_priv);
 890 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
 891                              struct drm_file *file_priv);
 892 int i915_gem_execbuffer(struct drm_device *dev, void *data,
 893                         struct drm_file *file_priv);
 894 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
 895                          struct drm_file *file_priv);
 896 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
 897                        struct drm_file *file_priv);
 898 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
 899                          struct drm_file *file_priv);
 900 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
 901                         struct drm_file *file_priv);
 902 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
 903                             struct drm_file *file_priv);
 904 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
 905                            struct drm_file *file_priv);
 906 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
 907                            struct drm_file *file_priv);
 908 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
 909                            struct drm_file *file_priv);
 910 int i915_gem_set_tiling(struct drm_device *dev, void *data,
 911                         struct drm_file *file_priv);
 912 int i915_gem_get_tiling(struct drm_device *dev, void *data,
 913                         struct drm_file *file_priv);
 914 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
 915                                 struct drm_file *file_priv);
 916 void i915_gem_load(struct drm_device *dev);
 917 int i915_gem_init_object(struct drm_gem_object *obj);
 918 struct drm_gem_object * i915_gem_alloc_object(struct drm_device *dev,
 919                                               size_t size);
 920 void i915_gem_free_object(struct drm_gem_object *obj);
 921 int i915_gem_object_pin(struct drm_gem_object *obj, uint32_t alignment);
 922 void i915_gem_object_unpin(struct drm_gem_object *obj);
 923 int i915_gem_object_unbind(struct drm_gem_object *obj);
 924 void i915_gem_release_mmap(struct drm_gem_object *obj);
 925 void i915_gem_lastclose(struct drm_device *dev);
 926 uint32_t i915_get_gem_seqno(struct drm_device *dev);
 927 bool i915_seqno_passed(uint32_t seq1, uint32_t seq2);
 928 int i915_gem_object_get_fence_reg(struct drm_gem_object *obj);
 929 int i915_gem_object_put_fence_reg(struct drm_gem_object *obj);
 930 void i915_gem_retire_requests(struct drm_device *dev);
 931 void i915_gem_retire_work_handler(struct work_struct *work);
 932 void i915_gem_clflush_object(struct drm_gem_object *obj);
 933 int i915_gem_object_set_domain(struct drm_gem_object *obj,
 934                                uint32_t read_domains,
 935                                uint32_t write_domain);
 936 int i915_gem_init_ringbuffer(struct drm_device *dev);
 937 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
 938 int i915_gem_do_init(struct drm_device *dev, unsigned long start,
 939                      unsigned long end);
 940 int i915_gem_idle(struct drm_device *dev);
 941 uint32_t i915_add_request(struct drm_device *dev, struct drm_file *file_priv,
 942                           uint32_t flush_domains);
 943 int i915_do_wait_request(struct drm_device *dev, uint32_t seqno, int interruptible);
 944 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
 945 int i915_gem_object_set_to_gtt_domain(struct drm_gem_object *obj,
 946                                       int write);
 947 int i915_gem_object_set_to_display_plane(struct drm_gem_object *obj);
 948 int i915_gem_attach_phys_object(struct drm_device *dev,
 949                                 struct drm_gem_object *obj, int id);
 950 void i915_gem_detach_phys_object(struct drm_device *dev,
 951                                  struct drm_gem_object *obj);
 952 void i915_gem_free_all_phys_object(struct drm_device *dev);
 953 int i915_gem_object_get_pages(struct drm_gem_object *obj, gfp_t gfpmask);
 954 void i915_gem_object_put_pages(struct drm_gem_object *obj);
 955 void i915_gem_release(struct drm_device * dev, struct drm_file *file_priv);
 956 void i915_gem_object_flush_write_domain(struct drm_gem_object *obj);
 957
 958 void i915_gem_shrinker_init(void);
 959 void i915_gem_shrinker_exit(void);
 960
 961 /* i915_gem_tiling.c */
 962 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
 963 void i915_gem_object_do_bit_17_swizzle(struct drm_gem_object *obj);
 964 void i915_gem_object_save_bit_17_swizzle(struct drm_gem_object *obj);
 965 bool i915_tiling_ok(struct drm_device *dev, int stride, int size,
 966                     int tiling_mode);
 967 bool i915_gem_object_fence_offset_ok(struct drm_gem_object *obj,
 968                                      int tiling_mode);
 969
 970 /* i915_gem_debug.c */
 971 void i915_gem_dump_object(struct drm_gem_object *obj, int len,
 972                           const char *where, uint32_t mark);
 973 #if WATCH_INACTIVE
 974 void i915_verify_inactive(struct drm_device *dev, char *file, int line);
 975 #else
 976 #define i915_verify_inactive(dev, file, line)
 977 #endif
 978 void i915_gem_object_check_coherency(struct drm_gem_object *obj, int handle);
 979 void i915_gem_dump_object(struct drm_gem_object *obj, int len,
 980                           const char *where, uint32_t mark);
 981 void i915_dump_lru(struct drm_device *dev, const char *where);
 982
 983 /* i915_debugfs.c */
 984 int i915_debugfs_init(struct drm_minor *minor);
 985 void i915_debugfs_cleanup(struct drm_minor *minor);
 986
 987 /* i915_suspend.c */
 988 extern int i915_save_state(struct drm_device *dev);
 989 extern int i915_restore_state(struct drm_device *dev);
 990
 991 /* i915_suspend.c */
 992 extern int i915_save_state(struct drm_device *dev);
 993 extern int i915_restore_state(struct drm_device *dev);
 994
 995 #ifdef CONFIG_ACPI
 996 /* i915_opregion.c */
 997 extern int intel_opregion_init(struct drm_device *dev, int resume);
 998 extern void intel_opregion_free(struct drm_device *dev, int suspend);
 999 extern void opregion_asle_intr(struct drm_device *dev);
1000 extern void ironlake_opregion_gse_intr(struct drm_device *dev);
1001 extern void opregion_enable_asle(struct drm_device *dev);
1002 #else
1003 static inline int intel_opregion_init(struct drm_device *dev, int resume) { return 0; }
1004 static inline void intel_opregion_free(struct drm_device *dev, int suspend) { return; }
1005 static inline void opregion_asle_intr(struct drm_device *dev) { return; }
1006 static inline void ironlake_opregion_gse_intr(struct drm_device *dev) { return; }
1007 static inline void opregion_enable_asle(struct drm_device *dev) { return; }
1008 #endif
1009
1010 /* modesetting */
1011 extern void intel_modeset_init(struct drm_device *dev);
1012 extern void intel_modeset_cleanup(struct drm_device *dev);
1013 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
1014 extern void i8xx_disable_fbc(struct drm_device *dev);
1015 extern void g4x_disable_fbc(struct drm_device *dev);
1016 extern void intel_disable_fbc(struct drm_device *dev);
1017 extern void intel_enable_fbc(struct drm_crtc *crtc, unsigned long interval);
1018 extern bool intel_fbc_enabled(struct drm_device *dev);
1019
1020 extern void intel_detect_pch (struct drm_device *dev);
1021 extern int intel_trans_dp_port_sel (struct drm_crtc *crtc);
1022
1023 /**
1024  * Lock test for when it's just for synchronization of ring access.
1025  *
1026  * In that case, we don't need to do it when GEM is initialized as nobody else
1027  * has access to the ring.
1028  */
1029 #define RING_LOCK_TEST_WITH_RETURN(dev, file_priv) do {                 \
1030         if (((drm_i915_private_t *)dev->dev_private)->ring.ring_obj == NULL) \
1031                 LOCK_TEST_WITH_RETURN(dev, file_priv);                  \
1032 } while (0)
1033
1034 #define I915_READ(reg)          readl(dev_priv->regs + (reg))
1035 #define I915_WRITE(reg, val)     writel(val, dev_priv->regs + (reg))
1036 #define I915_READ16(reg)        readw(dev_priv->regs + (reg))
1037 #define I915_WRITE16(reg, val)  writel(val, dev_priv->regs + (reg))
1038 #define I915_READ8(reg)         readb(dev_priv->regs + (reg))
1039 #define I915_WRITE8(reg, val)   writeb(val, dev_priv->regs + (reg))
1040 #define I915_WRITE64(reg, val)  writeq(val, dev_priv->regs + (reg))
1041 #define I915_READ64(reg)        readq(dev_priv->regs + (reg))
1042 #define POSTING_READ(reg)       (void)I915_READ(reg)
1043
1044 #define I915_VERBOSE 0
1045
1046 #define RING_LOCALS     volatile unsigned int *ring_virt__;
1047
1048 #define BEGIN_LP_RING(n) do {                                           \
1049         int bytes__ = 4*(n);                                            \
1050         if (I915_VERBOSE) DRM_DEBUG("BEGIN_LP_RING(%d)\n", (n));        \
1051         /* a wrap must occur between instructions so pad beforehand */  \
1052         if (unlikely (dev_priv->ring.tail + bytes__ > dev_priv->ring.Size)) \
1053                 i915_wrap_ring(dev);                                    \
1054         if (unlikely (dev_priv->ring.space < bytes__))                  \
1055                 i915_wait_ring(dev, bytes__, __func__);                 \
1056         ring_virt__ = (unsigned int *)                                  \
1057                 (dev_priv->ring.virtual_start + dev_priv->ring.tail);   \
1058         dev_priv->ring.tail += bytes__;                                 \
1059         dev_priv->ring.tail &= dev_priv->ring.Size - 1;                 \
1060         dev_priv->ring.space -= bytes__;                                \
1061 } while (0)
1062
1063 #define OUT_RING(n) do {                                                \
1064         if (I915_VERBOSE) DRM_DEBUG("   OUT_RING %x\n", (int)(n));      \
1065         *ring_virt__++ = (n);                                           \
1066 } while (0)
1067
1068 #define ADVANCE_LP_RING() do {                                          \
1069         if (I915_VERBOSE)                                               \
1070                 DRM_DEBUG("ADVANCE_LP_RING %x\n", dev_priv->ring.tail); \
1071         I915_WRITE(PRB0_TAIL, dev_priv->ring.tail);                     \
1072 } while(0)
1073
1074 /**
1075  * Reads a dword out of the status page, which is written to from the command
1076  * queue by automatic updates, MI_REPORT_HEAD, MI_STORE_DATA_INDEX, or
1077  * MI_STORE_DATA_IMM.
1078  *
1079  * The following dwords have a reserved meaning:
1080  * 0x00: ISR copy, updated when an ISR bit not set in the HWSTAM changes.
1081  * 0x04: ring 0 head pointer
1082  * 0x05: ring 1 head pointer (915-class)
1083  * 0x06: ring 2 head pointer (915-class)
1084  * 0x10-0x1b: Context status DWords (GM45)
1085  * 0x1f: Last written status offset. (GM45)
1086  *
1087  * The area from dword 0x20 to 0x3ff is available for driver usage.
1088  */
1089 #define READ_HWSP(dev_priv, reg)  (((volatile u32*)(dev_priv->hw_status_page))[reg])
1090 #define READ_BREADCRUMB(dev_priv) READ_HWSP(dev_priv, I915_BREADCRUMB_INDEX)
1091 #define I915_GEM_HWS_INDEX              0x20
1092 #define I915_BREADCRUMB_INDEX           0x21
1093
1094 extern int i915_wrap_ring(struct drm_device * dev);
1095 extern int i915_wait_ring(struct drm_device * dev, int n, const char *caller);
1096
1097 #define INTEL_INFO(dev) (((struct drm_i915_private *) (dev)->dev_private)->info)
1098
1099 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1100 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1101 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1102 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1103 #define IS_GEN2(dev)            (INTEL_INFO(dev)->is_i8xx)
1104 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1105 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1106 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1107 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1108 #define IS_I965G(dev)           (INTEL_INFO(dev)->is_i965g)
1109 #define IS_I965GM(dev)          (INTEL_INFO(dev)->is_i965gm)
1110 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1111 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1112 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1113 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1114 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1115 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1116 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
1117 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1118 #define IS_IRONLAKE(dev)        (INTEL_INFO(dev)->is_ironlake)
1119 #define IS_I9XX(dev)            (INTEL_INFO(dev)->is_i9xx)
1120 #define IS_GEN6(dev)            (INTEL_INFO(dev)->is_gen6)
1121 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1122
1123 #define IS_GEN3(dev)    (IS_I915G(dev) ||                       \
1124                          IS_I915GM(dev) ||                      \
1125                          IS_I945G(dev) ||                       \
1126                          IS_I945GM(dev) ||                      \
1127                          IS_G33(dev) || \
1128                          IS_PINEVIEW(dev))
1129 #define IS_GEN4(dev)    ((dev)->pci_device == 0x2972 ||         \
1130                          (dev)->pci_device == 0x2982 ||         \
1131                          (dev)->pci_device == 0x2992 ||         \
1132                          (dev)->pci_device == 0x29A2 ||         \
1133                          (dev)->pci_device == 0x2A02 ||         \
1134                          (dev)->pci_device == 0x2A12 ||         \
1135                          (dev)->pci_device == 0x2E02 ||         \
1136                          (dev)->pci_device == 0x2E12 ||         \
1137                          (dev)->pci_device == 0x2E22 ||         \
1138                          (dev)->pci_device == 0x2E32 ||         \
1139                          (dev)->pci_device == 0x2A42 ||         \
1140                          (dev)->pci_device == 0x2E42)
1141
1142 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1143
1144 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1145  * rows, which changed the alignment requirements and fence programming.
1146  */
1147 #define HAS_128_BYTE_Y_TILING(dev) (IS_I9XX(dev) && !(IS_I915G(dev) || \
1148                                                       IS_I915GM(dev)))
1149 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (IS_I9XX(dev) && !IS_PINEVIEW(dev))
1150 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_IRONLAKE(dev))
1151 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_IRONLAKE(dev))
1152 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
1153 #define SUPPORTS_TV(dev)                (IS_I9XX(dev) && IS_MOBILE(dev) && \
1154                                         !IS_IRONLAKE(dev) && !IS_PINEVIEW(dev) && \
1155                                         !IS_GEN6(dev))
1156 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1157 /* dsparb controlled by hw only */
1158 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
1159
1160 #define HAS_FW_BLC(dev) (IS_I9XX(dev) || IS_G4X(dev) || IS_IRONLAKE(dev))
1161 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1162 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1163 #define I915_HAS_RC6(dev) (INTEL_INFO(dev)->has_rc6)
1164
1165 #define HAS_PCH_SPLIT(dev) (IS_IRONLAKE(dev) || \
1166                             IS_GEN6(dev))
1167 #define HAS_PIPE_CONTROL(dev) (IS_IRONLAKE(dev) || IS_GEN6(dev))
1168
1169 #define INTEL_PCH_TYPE(dev) (((struct drm_i915_private *)(dev)->dev_private)->pch_type)
1170 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1171
1172 #define PRIMARY_RINGBUFFER_SIZE         (128*1024)
1173
1174 #endif