drivers/ata/sata_mv.c

   1 /*
   2  * sata_mv.c - Marvell SATA support
   3  *
   4  * Copyright 2008: Marvell Corporation, all rights reserved.
   5  * Copyright 2005: EMC Corporation, all rights reserved.
   6  * Copyright 2005 Red Hat, Inc.  All rights reserved.
   7  *
   8  * Please ALWAYS copy linux-ide@vger.kernel.org on emails.
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License as published by
  12  * the Free Software Foundation; version 2 of the License.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  22  *
  23  */
  24
  25 /*
  26  * sata_mv TODO list:
  27  *
  28  * --> Errata workaround for NCQ device errors.
  29  *
  30  * --> More errata workarounds for PCI-X.
  31  *
  32  * --> Complete a full errata audit for all chipsets to identify others.
  33  *
  34  * --> ATAPI support (Marvell claims the 60xx/70xx chips can do it).
  35  *
  36  * --> Develop a low-power-consumption strategy, and implement it.
  37  *
  38  * --> [Experiment, low priority] Investigate interrupt coalescing.
  39  *       Quite often, especially with PCI Message Signalled Interrupts (MSI),
  40  *       the overhead reduced by interrupt mitigation is quite often not
  41  *       worth the latency cost.
  42  *
  43  * --> [Experiment, Marvell value added] Is it possible to use target
  44  *       mode to cross-connect two Linux boxes with Marvell cards?  If so,
  45  *       creating LibATA target mode support would be very interesting.
  46  *
  47  *       Target mode, for those without docs, is the ability to directly
  48  *       connect two SATA ports.
  49  */
  50
  51 #include <linux/kernel.h>
  52 #include <linux/module.h>
  53 #include <linux/pci.h>
  54 #include <linux/init.h>
  55 #include <linux/blkdev.h>
  56 #include <linux/delay.h>
  57 #include <linux/interrupt.h>
  58 #include <linux/dmapool.h>
  59 #include <linux/dma-mapping.h>
  60 #include <linux/device.h>
  61 #include <linux/platform_device.h>
  62 #include <linux/ata_platform.h>
  63 #include <linux/mbus.h>
  64 #include <linux/bitops.h>
  65 #include <scsi/scsi_host.h>
  66 #include <scsi/scsi_cmnd.h>
  67 #include <scsi/scsi_device.h>
  68 #include <linux/libata.h>
  69
  70 #define DRV_NAME        "sata_mv"
  71 #define DRV_VERSION     "1.25"
  72
  73 enum {
  74         /* BAR's are enumerated in terms of pci_resource_start() terms */
  75         MV_PRIMARY_BAR          = 0,    /* offset 0x10: memory space */
  76         MV_IO_BAR               = 2,    /* offset 0x18: IO space */
  77         MV_MISC_BAR             = 3,    /* offset 0x1c: FLASH, NVRAM, SRAM */
  78
  79         MV_MAJOR_REG_AREA_SZ    = 0x10000,      /* 64KB */
  80         MV_MINOR_REG_AREA_SZ    = 0x2000,       /* 8KB */
  81
  82         MV_PCI_REG_BASE         = 0,
  83         MV_IRQ_COAL_REG_BASE    = 0x18000,      /* 6xxx part only */
  84         MV_IRQ_COAL_CAUSE               = (MV_IRQ_COAL_REG_BASE + 0x08),
  85         MV_IRQ_COAL_CAUSE_LO            = (MV_IRQ_COAL_REG_BASE + 0x88),
  86         MV_IRQ_COAL_CAUSE_HI            = (MV_IRQ_COAL_REG_BASE + 0x8c),
  87         MV_IRQ_COAL_THRESHOLD           = (MV_IRQ_COAL_REG_BASE + 0xcc),
  88         MV_IRQ_COAL_TIME_THRESHOLD      = (MV_IRQ_COAL_REG_BASE + 0xd0),
  89
  90         MV_SATAHC0_REG_BASE     = 0x20000,
  91         MV_FLASH_CTL_OFS        = 0x1046c,
  92         MV_GPIO_PORT_CTL_OFS    = 0x104f0,
  93         MV_RESET_CFG_OFS        = 0x180d8,
  94
  95         MV_PCI_REG_SZ           = MV_MAJOR_REG_AREA_SZ,
  96         MV_SATAHC_REG_SZ        = MV_MAJOR_REG_AREA_SZ,
  97         MV_SATAHC_ARBTR_REG_SZ  = MV_MINOR_REG_AREA_SZ,         /* arbiter */
  98         MV_PORT_REG_SZ          = MV_MINOR_REG_AREA_SZ,
  99
 100         MV_MAX_Q_DEPTH          = 32,
 101         MV_MAX_Q_DEPTH_MASK     = MV_MAX_Q_DEPTH - 1,
 102
 103         /* CRQB needs alignment on a 1KB boundary. Size == 1KB
 104          * CRPB needs alignment on a 256B boundary. Size == 256B
 105          * ePRD (SG) entries need alignment on a 16B boundary. Size == 16B
 106          */
 107         MV_CRQB_Q_SZ            = (32 * MV_MAX_Q_DEPTH),
 108         MV_CRPB_Q_SZ            = (8 * MV_MAX_Q_DEPTH),
 109         MV_MAX_SG_CT            = 256,
 110         MV_SG_TBL_SZ            = (16 * MV_MAX_SG_CT),
 111
 112         /* Determine hc from 0-7 port: hc = port >> MV_PORT_HC_SHIFT */
 113         MV_PORT_HC_SHIFT        = 2,
 114         MV_PORTS_PER_HC         = (1 << MV_PORT_HC_SHIFT), /* 4 */
 115         /* Determine hc port from 0-7 port: hardport = port & MV_PORT_MASK */
 116         MV_PORT_MASK            = (MV_PORTS_PER_HC - 1),   /* 3 */
 117
 118         /* Host Flags */
 119         MV_FLAG_DUAL_HC         = (1 << 30),  /* two SATA Host Controllers */
 120         MV_FLAG_IRQ_COALESCE    = (1 << 29),  /* IRQ coalescing capability */
 121
 122         MV_COMMON_FLAGS         = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 123                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_POLLING,
 124
 125         MV_GEN_I_FLAGS          = MV_COMMON_FLAGS | ATA_FLAG_NO_ATAPI,
 126
 127         MV_GEN_II_FLAGS         = MV_COMMON_FLAGS | MV_FLAG_IRQ_COALESCE |
 128                                   ATA_FLAG_PMP | ATA_FLAG_ACPI_SATA |
 129                                   ATA_FLAG_NCQ | ATA_FLAG_NO_ATAPI,
 130
 131         MV_GEN_IIE_FLAGS        = MV_GEN_II_FLAGS | ATA_FLAG_AN,
 132
 133         CRQB_FLAG_READ          = (1 << 0),
 134         CRQB_TAG_SHIFT          = 1,
 135         CRQB_IOID_SHIFT         = 6,    /* CRQB Gen-II/IIE IO Id shift */
 136         CRQB_PMP_SHIFT          = 12,   /* CRQB Gen-II/IIE PMP shift */
 137         CRQB_HOSTQ_SHIFT        = 17,   /* CRQB Gen-II/IIE HostQueTag shift */
 138         CRQB_CMD_ADDR_SHIFT     = 8,
 139         CRQB_CMD_CS             = (0x2 << 11),
 140         CRQB_CMD_LAST           = (1 << 15),
 141
 142         CRPB_FLAG_STATUS_SHIFT  = 8,
 143         CRPB_IOID_SHIFT_6       = 5,    /* CRPB Gen-II IO Id shift */
 144         CRPB_IOID_SHIFT_7       = 7,    /* CRPB Gen-IIE IO Id shift */
 145
 146         EPRD_FLAG_END_OF_TBL    = (1 << 31),
 147
 148         /* PCI interface registers */
 149
 150         PCI_COMMAND_OFS         = 0xc00,
 151         PCI_COMMAND_MRDTRIG     = (1 << 7),     /* PCI Master Read Trigger */
 152
 153         PCI_MAIN_CMD_STS_OFS    = 0xd30,
 154         STOP_PCI_MASTER         = (1 << 2),
 155         PCI_MASTER_EMPTY        = (1 << 3),
 156         GLOB_SFT_RST            = (1 << 4),
 157
 158         MV_PCI_MODE_OFS         = 0xd00,
 159         MV_PCI_MODE_MASK        = 0x30,
 160
 161         MV_PCI_EXP_ROM_BAR_CTL  = 0xd2c,
 162         MV_PCI_DISC_TIMER       = 0xd04,
 163         MV_PCI_MSI_TRIGGER      = 0xc38,
 164         MV_PCI_SERR_MASK        = 0xc28,
 165         MV_PCI_XBAR_TMOUT_OFS   = 0x1d04,
 166         MV_PCI_ERR_LOW_ADDRESS  = 0x1d40,
 167         MV_PCI_ERR_HIGH_ADDRESS = 0x1d44,
 168         MV_PCI_ERR_ATTRIBUTE    = 0x1d48,
 169         MV_PCI_ERR_COMMAND      = 0x1d50,
 170
 171         PCI_IRQ_CAUSE_OFS       = 0x1d58,
 172         PCI_IRQ_MASK_OFS        = 0x1d5c,
 173         PCI_UNMASK_ALL_IRQS     = 0x7fffff,     /* bits 22-0 */
 174
 175         PCIE_IRQ_CAUSE_OFS      = 0x1900,
 176         PCIE_IRQ_MASK_OFS       = 0x1910,
 177         PCIE_UNMASK_ALL_IRQS    = 0x40a,        /* assorted bits */
 178
 179         /* Host Controller Main Interrupt Cause/Mask registers (1 per-chip) */
 180         PCI_HC_MAIN_IRQ_CAUSE_OFS = 0x1d60,
 181         PCI_HC_MAIN_IRQ_MASK_OFS  = 0x1d64,
 182         SOC_HC_MAIN_IRQ_CAUSE_OFS = 0x20020,
 183         SOC_HC_MAIN_IRQ_MASK_OFS  = 0x20024,
 184         ERR_IRQ                 = (1 << 0),     /* shift by port # */
 185         DONE_IRQ                = (1 << 1),     /* shift by port # */
 186         HC0_IRQ_PEND            = 0x1ff,        /* bits 0-8 = HC0's ports */
 187         HC_SHIFT                = 9,            /* bits 9-17 = HC1's ports */
 188         PCI_ERR                 = (1 << 18),
 189         TRAN_LO_DONE            = (1 << 19),    /* 6xxx: IRQ coalescing */
 190         TRAN_HI_DONE            = (1 << 20),    /* 6xxx: IRQ coalescing */
 191         PORTS_0_3_COAL_DONE     = (1 << 8),
 192         PORTS_4_7_COAL_DONE     = (1 << 17),
 193         PORTS_0_7_COAL_DONE     = (1 << 21),    /* 6xxx: IRQ coalescing */
 194         GPIO_INT                = (1 << 22),
 195         SELF_INT                = (1 << 23),
 196         TWSI_INT                = (1 << 24),
 197         HC_MAIN_RSVD            = (0x7f << 25), /* bits 31-25 */
 198         HC_MAIN_RSVD_5          = (0x1fff << 19), /* bits 31-19 */
 199         HC_MAIN_RSVD_SOC        = (0x3fffffb << 6),     /* bits 31-9, 7-6 */
 200
 201         /* SATAHC registers */
 202         HC_CFG_OFS              = 0,
 203
 204         HC_IRQ_CAUSE_OFS        = 0x14,
 205         DMA_IRQ                 = (1 << 0),     /* shift by port # */
 206         HC_COAL_IRQ             = (1 << 4),     /* IRQ coalescing */
 207         DEV_IRQ                 = (1 << 8),     /* shift by port # */
 208
 209         /* Shadow block registers */
 210         SHD_BLK_OFS             = 0x100,
 211         SHD_CTL_AST_OFS         = 0x20,         /* ofs from SHD_BLK_OFS */
 212
 213         /* SATA registers */
 214         SATA_STATUS_OFS         = 0x300,  /* ctrl, err regs follow status */
 215         SATA_ACTIVE_OFS         = 0x350,
 216         SATA_FIS_IRQ_CAUSE_OFS  = 0x364,
 217         SATA_FIS_IRQ_AN         = (1 << 9),     /* async notification */
 218
 219         LTMODE_OFS              = 0x30c,
 220         LTMODE_BIT8             = (1 << 8),     /* unknown, but necessary */
 221
 222         PHY_MODE3               = 0x310,
 223         PHY_MODE4               = 0x314,
 224         PHY_MODE4_CFG_MASK      = 0x00000003,   /* phy internal config field */
 225         PHY_MODE4_CFG_VALUE     = 0x00000001,   /* phy internal config field */
 226         PHY_MODE4_RSVD_ZEROS    = 0x5de3fffa,   /* Gen2e always write zeros */
 227         PHY_MODE4_RSVD_ONES     = 0x00000005,   /* Gen2e always write ones */
 228
 229         PHY_MODE2               = 0x330,
 230         SATA_IFCTL_OFS          = 0x344,
 231         SATA_TESTCTL_OFS        = 0x348,
 232         SATA_IFSTAT_OFS         = 0x34c,
 233         VENDOR_UNIQUE_FIS_OFS   = 0x35c,
 234
 235         FISCFG_OFS              = 0x360,
 236         FISCFG_WAIT_DEV_ERR     = (1 << 8),     /* wait for host on DevErr */
 237         FISCFG_SINGLE_SYNC      = (1 << 16),    /* SYNC on DMA activation */
 238
 239         MV5_PHY_MODE            = 0x74,
 240         MV5_LTMODE_OFS          = 0x30,
 241         MV5_PHY_CTL_OFS         = 0x0C,
 242         SATA_INTERFACE_CFG_OFS  = 0x050,
 243
 244         MV_M2_PREAMP_MASK       = 0x7e0,
 245
 246         /* Port registers */
 247         EDMA_CFG_OFS            = 0,
 248         EDMA_CFG_Q_DEPTH        = 0x1f,         /* max device queue depth */
 249         EDMA_CFG_NCQ            = (1 << 5),     /* for R/W FPDMA queued */
 250         EDMA_CFG_NCQ_GO_ON_ERR  = (1 << 14),    /* continue on error */
 251         EDMA_CFG_RD_BRST_EXT    = (1 << 11),    /* read burst 512B */
 252         EDMA_CFG_WR_BUFF_LEN    = (1 << 13),    /* write buffer 512B */
 253         EDMA_CFG_EDMA_FBS       = (1 << 16),    /* EDMA FIS-Based Switching */
 254         EDMA_CFG_FBS            = (1 << 26),    /* FIS-Based Switching */
 255
 256         EDMA_ERR_IRQ_CAUSE_OFS  = 0x8,
 257         EDMA_ERR_IRQ_MASK_OFS   = 0xc,
 258         EDMA_ERR_D_PAR          = (1 << 0),     /* UDMA data parity err */
 259         EDMA_ERR_PRD_PAR        = (1 << 1),     /* UDMA PRD parity err */
 260         EDMA_ERR_DEV            = (1 << 2),     /* device error */
 261         EDMA_ERR_DEV_DCON       = (1 << 3),     /* device disconnect */
 262         EDMA_ERR_DEV_CON        = (1 << 4),     /* device connected */
 263         EDMA_ERR_SERR           = (1 << 5),     /* SError bits [WBDST] raised */
 264         EDMA_ERR_SELF_DIS       = (1 << 7),     /* Gen II/IIE self-disable */
 265         EDMA_ERR_SELF_DIS_5     = (1 << 8),     /* Gen I self-disable */
 266         EDMA_ERR_BIST_ASYNC     = (1 << 8),     /* BIST FIS or Async Notify */
 267         EDMA_ERR_TRANS_IRQ_7    = (1 << 8),     /* Gen IIE transprt layer irq */
 268         EDMA_ERR_CRQB_PAR       = (1 << 9),     /* CRQB parity error */
 269         EDMA_ERR_CRPB_PAR       = (1 << 10),    /* CRPB parity error */
 270         EDMA_ERR_INTRL_PAR      = (1 << 11),    /* internal parity error */
 271         EDMA_ERR_IORDY          = (1 << 12),    /* IORdy timeout */
 272
 273         EDMA_ERR_LNK_CTRL_RX    = (0xf << 13),  /* link ctrl rx error */
 274         EDMA_ERR_LNK_CTRL_RX_0  = (1 << 13),    /* transient: CRC err */
 275         EDMA_ERR_LNK_CTRL_RX_1  = (1 << 14),    /* transient: FIFO err */
 276         EDMA_ERR_LNK_CTRL_RX_2  = (1 << 15),    /* fatal: caught SYNC */
 277         EDMA_ERR_LNK_CTRL_RX_3  = (1 << 16),    /* transient: FIS rx err */
 278
 279         EDMA_ERR_LNK_DATA_RX    = (0xf << 17),  /* link data rx error */
 280
 281         EDMA_ERR_LNK_CTRL_TX    = (0x1f << 21), /* link ctrl tx error */
 282         EDMA_ERR_LNK_CTRL_TX_0  = (1 << 21),    /* transient: CRC err */
 283         EDMA_ERR_LNK_CTRL_TX_1  = (1 << 22),    /* transient: FIFO err */
 284         EDMA_ERR_LNK_CTRL_TX_2  = (1 << 23),    /* transient: caught SYNC */
 285         EDMA_ERR_LNK_CTRL_TX_3  = (1 << 24),    /* transient: caught DMAT */
 286         EDMA_ERR_LNK_CTRL_TX_4  = (1 << 25),    /* transient: FIS collision */
 287
 288         EDMA_ERR_LNK_DATA_TX    = (0x1f << 26), /* link data tx error */
 289
 290         EDMA_ERR_TRANS_PROTO    = (1 << 31),    /* transport protocol error */
 291         EDMA_ERR_OVERRUN_5      = (1 << 5),
 292         EDMA_ERR_UNDERRUN_5     = (1 << 6),
 293
 294         EDMA_ERR_IRQ_TRANSIENT  = EDMA_ERR_LNK_CTRL_RX_0 |
 295                                   EDMA_ERR_LNK_CTRL_RX_1 |
 296                                   EDMA_ERR_LNK_CTRL_RX_3 |
 297                                   EDMA_ERR_LNK_CTRL_TX,
 298
 299         EDMA_EH_FREEZE          = EDMA_ERR_D_PAR |
 300                                   EDMA_ERR_PRD_PAR |
 301                                   EDMA_ERR_DEV_DCON |
 302                                   EDMA_ERR_DEV_CON |
 303                                   EDMA_ERR_SERR |
 304                                   EDMA_ERR_SELF_DIS |
 305                                   EDMA_ERR_CRQB_PAR |
 306                                   EDMA_ERR_CRPB_PAR |
 307                                   EDMA_ERR_INTRL_PAR |
 308                                   EDMA_ERR_IORDY |
 309                                   EDMA_ERR_LNK_CTRL_RX_2 |
 310                                   EDMA_ERR_LNK_DATA_RX |
 311                                   EDMA_ERR_LNK_DATA_TX |
 312                                   EDMA_ERR_TRANS_PROTO,
 313
 314         EDMA_EH_FREEZE_5        = EDMA_ERR_D_PAR |
 315                                   EDMA_ERR_PRD_PAR |
 316                                   EDMA_ERR_DEV_DCON |
 317                                   EDMA_ERR_DEV_CON |
 318                                   EDMA_ERR_OVERRUN_5 |
 319                                   EDMA_ERR_UNDERRUN_5 |
 320                                   EDMA_ERR_SELF_DIS_5 |
 321                                   EDMA_ERR_CRQB_PAR |
 322                                   EDMA_ERR_CRPB_PAR |
 323                                   EDMA_ERR_INTRL_PAR |
 324                                   EDMA_ERR_IORDY,
 325
 326         EDMA_REQ_Q_BASE_HI_OFS  = 0x10,
 327         EDMA_REQ_Q_IN_PTR_OFS   = 0x14,         /* also contains BASE_LO */
 328
 329         EDMA_REQ_Q_OUT_PTR_OFS  = 0x18,
 330         EDMA_REQ_Q_PTR_SHIFT    = 5,
 331
 332         EDMA_RSP_Q_BASE_HI_OFS  = 0x1c,
 333         EDMA_RSP_Q_IN_PTR_OFS   = 0x20,
 334         EDMA_RSP_Q_OUT_PTR_OFS  = 0x24,         /* also contains BASE_LO */
 335         EDMA_RSP_Q_PTR_SHIFT    = 3,
 336
 337         EDMA_CMD_OFS            = 0x28,         /* EDMA command register */
 338         EDMA_EN                 = (1 << 0),     /* enable EDMA */
 339         EDMA_DS                 = (1 << 1),     /* disable EDMA; self-negated */
 340         EDMA_RESET              = (1 << 2),     /* reset eng/trans/link/phy */
 341
 342         EDMA_STATUS_OFS         = 0x30,         /* EDMA engine status */
 343         EDMA_STATUS_CACHE_EMPTY = (1 << 6),     /* GenIIe command cache empty */
 344         EDMA_STATUS_IDLE        = (1 << 7),     /* GenIIe EDMA enabled/idle */
 345
 346         EDMA_IORDY_TMOUT_OFS    = 0x34,
 347         EDMA_ARB_CFG_OFS        = 0x38,
 348
 349         EDMA_HALTCOND_OFS       = 0x60,         /* GenIIe halt conditions */
 350
 351         /* Host private flags (hp_flags) */
 352         MV_HP_FLAG_MSI          = (1 << 0),
 353         MV_HP_ERRATA_50XXB0     = (1 << 1),
 354         MV_HP_ERRATA_50XXB2     = (1 << 2),
 355         MV_HP_ERRATA_60X1B2     = (1 << 3),
 356         MV_HP_ERRATA_60X1C0     = (1 << 4),
 357         MV_HP_GEN_I             = (1 << 6),     /* Generation I: 50xx */
 358         MV_HP_GEN_II            = (1 << 7),     /* Generation II: 60xx */
 359         MV_HP_GEN_IIE           = (1 << 8),     /* Generation IIE: 6042/7042 */
 360         MV_HP_PCIE              = (1 << 9),     /* PCIe bus/regs: 7042 */
 361         MV_HP_CUT_THROUGH       = (1 << 10),    /* can use EDMA cut-through */
 362         MV_HP_FLAG_SOC          = (1 << 11),    /* SystemOnChip, no PCI */
 363
 364         /* Port private flags (pp_flags) */
 365         MV_PP_FLAG_EDMA_EN      = (1 << 0),     /* is EDMA engine enabled? */
 366         MV_PP_FLAG_NCQ_EN       = (1 << 1),     /* is EDMA set up for NCQ? */
 367         MV_PP_FLAG_FBS_EN       = (1 << 2),     /* is EDMA set up for FBS? */
 368         MV_PP_FLAG_DELAYED_EH   = (1 << 3),     /* delayed dev err handling */
 369 };
 370
 371 #define IS_GEN_I(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_I)
 372 #define IS_GEN_II(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_II)
 373 #define IS_GEN_IIE(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_IIE)
 374 #define IS_PCIE(hpriv) ((hpriv)->hp_flags & MV_HP_PCIE)
 375 #define IS_SOC(hpriv) ((hpriv)->hp_flags & MV_HP_FLAG_SOC)
 376
 377 #define WINDOW_CTRL(i)          (0x20030 + ((i) << 4))
 378 #define WINDOW_BASE(i)          (0x20034 + ((i) << 4))
 379
 380 enum {
 381         /* DMA boundary 0xffff is required by the s/g splitting
 382          * we need on /length/ in mv_fill-sg().
 383          */
 384         MV_DMA_BOUNDARY         = 0xffffU,
 385
 386         /* mask of register bits containing lower 32 bits
 387          * of EDMA request queue DMA address
 388          */
 389         EDMA_REQ_Q_BASE_LO_MASK = 0xfffffc00U,
 390
 391         /* ditto, for response queue */
 392         EDMA_RSP_Q_BASE_LO_MASK = 0xffffff00U,
 393 };
 394
 395 enum chip_type {
 396         chip_504x,
 397         chip_508x,
 398         chip_5080,
 399         chip_604x,
 400         chip_608x,
 401         chip_6042,
 402         chip_7042,
 403         chip_soc,
 404 };
 405
 406 /* Command ReQuest Block: 32B */
 407 struct mv_crqb {
 408         __le32                  sg_addr;
 409         __le32                  sg_addr_hi;
 410         __le16                  ctrl_flags;
 411         __le16                  ata_cmd[11];
 412 };
 413
 414 struct mv_crqb_iie {
 415         __le32                  addr;
 416         __le32                  addr_hi;
 417         __le32                  flags;
 418         __le32                  len;
 419         __le32                  ata_cmd[4];
 420 };
 421
 422 /* Command ResPonse Block: 8B */
 423 struct mv_crpb {
 424         __le16                  id;
 425         __le16                  flags;
 426         __le32                  tmstmp;
 427 };
 428
 429 /* EDMA Physical Region Descriptor (ePRD); A.K.A. SG */
 430 struct mv_sg {
 431         __le32                  addr;
 432         __le32                  flags_size;
 433         __le32                  addr_hi;
 434         __le32                  reserved;
 435 };
 436
 437 struct mv_port_priv {
 438         struct mv_crqb          *crqb;
 439         dma_addr_t              crqb_dma;
 440         struct mv_crpb          *crpb;
 441         dma_addr_t              crpb_dma;
 442         struct mv_sg            *sg_tbl[MV_MAX_Q_DEPTH];
 443         dma_addr_t              sg_tbl_dma[MV_MAX_Q_DEPTH];
 444
 445         unsigned int            req_idx;
 446         unsigned int            resp_idx;
 447
 448         u32                     pp_flags;
 449         unsigned int            delayed_eh_pmp_map;
 450 };
 451
 452 struct mv_port_signal {
 453         u32                     amps;
 454         u32                     pre;
 455 };
 456
 457 struct mv_host_priv {
 458         u32                     hp_flags;
 459         u32                     main_irq_mask;
 460         struct mv_port_signal   signal[8];
 461         const struct mv_hw_ops  *ops;
 462         int                     n_ports;
 463         void __iomem            *base;
 464         void __iomem            *main_irq_cause_addr;
 465         void __iomem            *main_irq_mask_addr;
 466         u32                     irq_cause_ofs;
 467         u32                     irq_mask_ofs;
 468         u32                     unmask_all_irqs;
 469         /*
 470          * These consistent DMA memory pools give us guaranteed
 471          * alignment for hardware-accessed data structures,
 472          * and less memory waste in accomplishing the alignment.
 473          */
 474         struct dma_pool         *crqb_pool;
 475         struct dma_pool         *crpb_pool;
 476         struct dma_pool         *sg_tbl_pool;
 477 };
 478
 479 struct mv_hw_ops {
 480         void (*phy_errata)(struct mv_host_priv *hpriv, void __iomem *mmio,
 481                            unsigned int port);
 482         void (*enable_leds)(struct mv_host_priv *hpriv, void __iomem *mmio);
 483         void (*read_preamp)(struct mv_host_priv *hpriv, int idx,
 484                            void __iomem *mmio);
 485         int (*reset_hc)(struct mv_host_priv *hpriv, void __iomem *mmio,
 486                         unsigned int n_hc);
 487         void (*reset_flash)(struct mv_host_priv *hpriv, void __iomem *mmio);
 488         void (*reset_bus)(struct ata_host *host, void __iomem *mmio);
 489 };
 490
 491 static int mv_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val);
 492 static int mv_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val);
 493 static int mv5_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val);
 494 static int mv5_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val);
 495 static int mv_port_start(struct ata_port *ap);
 496 static void mv_port_stop(struct ata_port *ap);
 497 static int mv_qc_defer(struct ata_queued_cmd *qc);
 498 static void mv_qc_prep(struct ata_queued_cmd *qc);
 499 static void mv_qc_prep_iie(struct ata_queued_cmd *qc);
 500 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc);
 501 static int mv_hardreset(struct ata_link *link, unsigned int *class,
 502                         unsigned long deadline);
 503 static void mv_eh_freeze(struct ata_port *ap);
 504 static void mv_eh_thaw(struct ata_port *ap);
 505 static void mv6_dev_config(struct ata_device *dev);
 506
 507 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
 508                            unsigned int port);
 509 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
 510 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
 511                            void __iomem *mmio);
 512 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
 513                         unsigned int n_hc);
 514 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
 515 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio);
 516
 517 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
 518                            unsigned int port);
 519 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
 520 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
 521                            void __iomem *mmio);
 522 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
 523                         unsigned int n_hc);
 524 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
 525 static void mv_soc_enable_leds(struct mv_host_priv *hpriv,
 526                                       void __iomem *mmio);
 527 static void mv_soc_read_preamp(struct mv_host_priv *hpriv, int idx,
 528                                       void __iomem *mmio);
 529 static int mv_soc_reset_hc(struct mv_host_priv *hpriv,
 530                                   void __iomem *mmio, unsigned int n_hc);
 531 static void mv_soc_reset_flash(struct mv_host_priv *hpriv,
 532                                       void __iomem *mmio);
 533 static void mv_soc_reset_bus(struct ata_host *host, void __iomem *mmio);
 534 static void mv_reset_pci_bus(struct ata_host *host, void __iomem *mmio);
 535 static void mv_reset_channel(struct mv_host_priv *hpriv, void __iomem *mmio,
 536                              unsigned int port_no);
 537 static int mv_stop_edma(struct ata_port *ap);
 538 static int mv_stop_edma_engine(void __iomem *port_mmio);
 539 static void mv_edma_cfg(struct ata_port *ap, int want_ncq, int want_edma);
 540
 541 static void mv_pmp_select(struct ata_port *ap, int pmp);
 542 static int mv_pmp_hardreset(struct ata_link *link, unsigned int *class,
 543                                 unsigned long deadline);
 544 static int  mv_softreset(struct ata_link *link, unsigned int *class,
 545                                 unsigned long deadline);
 546 static void mv_pmp_error_handler(struct ata_port *ap);
 547 static void mv_process_crpb_entries(struct ata_port *ap,
 548                                         struct mv_port_priv *pp);
 549
 550 /* .sg_tablesize is (MV_MAX_SG_CT / 2) in the structures below
 551  * because we have to allow room for worst case splitting of
 552  * PRDs for 64K boundaries in mv_fill_sg().
 553  */
 554 static struct scsi_host_template mv5_sht = {
 555         ATA_BASE_SHT(DRV_NAME),
 556         .sg_tablesize           = MV_MAX_SG_CT / 2,
 557         .dma_boundary           = MV_DMA_BOUNDARY,
 558 };
 559
 560 static struct scsi_host_template mv6_sht = {
 561         ATA_NCQ_SHT(DRV_NAME),
 562         .can_queue              = MV_MAX_Q_DEPTH - 1,
 563         .sg_tablesize           = MV_MAX_SG_CT / 2,
 564         .dma_boundary           = MV_DMA_BOUNDARY,
 565 };
 566
 567 static struct ata_port_operations mv5_ops = {
 568         .inherits               = &ata_sff_port_ops,
 569
 570         .qc_defer               = mv_qc_defer,
 571         .qc_prep                = mv_qc_prep,
 572         .qc_issue               = mv_qc_issue,
 573
 574         .freeze                 = mv_eh_freeze,
 575         .thaw                   = mv_eh_thaw,
 576         .hardreset              = mv_hardreset,
 577         .error_handler          = ata_std_error_handler, /* avoid SFF EH */
 578         .post_internal_cmd      = ATA_OP_NULL,
 579
 580         .scr_read               = mv5_scr_read,
 581         .scr_write              = mv5_scr_write,
 582
 583         .port_start             = mv_port_start,
 584         .port_stop              = mv_port_stop,
 585 };
 586
 587 static struct ata_port_operations mv6_ops = {
 588         .inherits               = &mv5_ops,
 589         .dev_config             = mv6_dev_config,
 590         .scr_read               = mv_scr_read,
 591         .scr_write              = mv_scr_write,
 592
 593         .pmp_hardreset          = mv_pmp_hardreset,
 594         .pmp_softreset          = mv_softreset,
 595         .softreset              = mv_softreset,
 596         .error_handler          = mv_pmp_error_handler,
 597 };
 598
 599 static struct ata_port_operations mv_iie_ops = {
 600         .inherits               = &mv6_ops,
 601         .dev_config             = ATA_OP_NULL,
 602         .qc_prep                = mv_qc_prep_iie,
 603 };
 604
 605 static const struct ata_port_info mv_port_info[] = {
 606         {  /* chip_504x */
 607                 .flags          = MV_GEN_I_FLAGS,
 608                 .pio_mask       = 0x1f, /* pio0-4 */
 609                 .udma_mask      = ATA_UDMA6,
 610                 .port_ops       = &mv5_ops,
 611         },
 612         {  /* chip_508x */
 613                 .flags          = MV_GEN_I_FLAGS | MV_FLAG_DUAL_HC,
 614                 .pio_mask       = 0x1f, /* pio0-4 */
 615                 .udma_mask      = ATA_UDMA6,
 616                 .port_ops       = &mv5_ops,
 617         },
 618         {  /* chip_5080 */
 619                 .flags          = MV_GEN_I_FLAGS | MV_FLAG_DUAL_HC,
 620                 .pio_mask       = 0x1f, /* pio0-4 */
 621                 .udma_mask      = ATA_UDMA6,
 622                 .port_ops       = &mv5_ops,
 623         },
 624         {  /* chip_604x */
 625                 .flags          = MV_GEN_II_FLAGS,
 626                 .pio_mask       = 0x1f, /* pio0-4 */
 627                 .udma_mask      = ATA_UDMA6,
 628                 .port_ops       = &mv6_ops,
 629         },
 630         {  /* chip_608x */
 631                 .flags          = MV_GEN_II_FLAGS | MV_FLAG_DUAL_HC,
 632                 .pio_mask       = 0x1f, /* pio0-4 */
 633                 .udma_mask      = ATA_UDMA6,
 634                 .port_ops       = &mv6_ops,
 635         },
 636         {  /* chip_6042 */
 637                 .flags          = MV_GEN_IIE_FLAGS,
 638                 .pio_mask       = 0x1f, /* pio0-4 */
 639                 .udma_mask      = ATA_UDMA6,
 640                 .port_ops       = &mv_iie_ops,
 641         },
 642         {  /* chip_7042 */
 643                 .flags          = MV_GEN_IIE_FLAGS,
 644                 .pio_mask       = 0x1f, /* pio0-4 */
 645                 .udma_mask      = ATA_UDMA6,
 646                 .port_ops       = &mv_iie_ops,
 647         },
 648         {  /* chip_soc */
 649                 .flags          = MV_GEN_IIE_FLAGS,
 650                 .pio_mask       = 0x1f, /* pio0-4 */
 651                 .udma_mask      = ATA_UDMA6,
 652                 .port_ops       = &mv_iie_ops,
 653         },
 654 };
 655
 656 static const struct pci_device_id mv_pci_tbl[] = {
 657         { PCI_VDEVICE(MARVELL, 0x5040), chip_504x },
 658         { PCI_VDEVICE(MARVELL, 0x5041), chip_504x },
 659         { PCI_VDEVICE(MARVELL, 0x5080), chip_5080 },
 660         { PCI_VDEVICE(MARVELL, 0x5081), chip_508x },
 661         /* RocketRAID 1720/174x have different identifiers */
 662         { PCI_VDEVICE(TTI, 0x1720), chip_6042 },
 663         { PCI_VDEVICE(TTI, 0x1740), chip_6042 },
 664         { PCI_VDEVICE(TTI, 0x1742), chip_6042 },
 665
 666         { PCI_VDEVICE(MARVELL, 0x6040), chip_604x },
 667         { PCI_VDEVICE(MARVELL, 0x6041), chip_604x },
 668         { PCI_VDEVICE(MARVELL, 0x6042), chip_6042 },
 669         { PCI_VDEVICE(MARVELL, 0x6080), chip_608x },
 670         { PCI_VDEVICE(MARVELL, 0x6081), chip_608x },
 671
 672         { PCI_VDEVICE(ADAPTEC2, 0x0241), chip_604x },
 673
 674         /* Adaptec 1430SA */
 675         { PCI_VDEVICE(ADAPTEC2, 0x0243), chip_7042 },
 676
 677         /* Marvell 7042 support */
 678         { PCI_VDEVICE(MARVELL, 0x7042), chip_7042 },
 679
 680         /* Highpoint RocketRAID PCIe series */
 681         { PCI_VDEVICE(TTI, 0x2300), chip_7042 },
 682         { PCI_VDEVICE(TTI, 0x2310), chip_7042 },
 683
 684         { }                     /* terminate list */
 685 };
 686
 687 static const struct mv_hw_ops mv5xxx_ops = {
 688         .phy_errata             = mv5_phy_errata,
 689         .enable_leds            = mv5_enable_leds,
 690         .read_preamp            = mv5_read_preamp,
 691         .reset_hc               = mv5_reset_hc,
 692         .reset_flash            = mv5_reset_flash,
 693         .reset_bus              = mv5_reset_bus,
 694 };
 695
 696 static const struct mv_hw_ops mv6xxx_ops = {
 697         .phy_errata             = mv6_phy_errata,
 698         .enable_leds            = mv6_enable_leds,
 699         .read_preamp            = mv6_read_preamp,
 700         .reset_hc               = mv6_reset_hc,
 701         .reset_flash            = mv6_reset_flash,
 702         .reset_bus              = mv_reset_pci_bus,
 703 };
 704
 705 static const struct mv_hw_ops mv_soc_ops = {
 706         .phy_errata             = mv6_phy_errata,
 707         .enable_leds            = mv_soc_enable_leds,
 708         .read_preamp            = mv_soc_read_preamp,
 709         .reset_hc               = mv_soc_reset_hc,
 710         .reset_flash            = mv_soc_reset_flash,
 711         .reset_bus              = mv_soc_reset_bus,
 712 };
 713
 714 /*
 715  * Functions
 716  */
 717
 718 static inline void writelfl(unsigned long data, void __iomem *addr)
 719 {
 720         writel(data, addr);
 721         (void) readl(addr);     /* flush to avoid PCI posted write */
 722 }
 723
 724 static inline unsigned int mv_hc_from_port(unsigned int port)
 725 {
 726         return port >> MV_PORT_HC_SHIFT;
 727 }
 728
 729 static inline unsigned int mv_hardport_from_port(unsigned int port)
 730 {
 731         return port & MV_PORT_MASK;
 732 }
 733
 734 /*
 735  * Consolidate some rather tricky bit shift calculations.
 736  * This is hot-path stuff, so not a function.
 737  * Simple code, with two return values, so macro rather than inline.
 738  *
 739  * port is the sole input, in range 0..7.
 740  * shift is one output, for use with main_irq_cause / main_irq_mask registers.
 741  * hardport is the other output, in range 0..3.
 742  *
 743  * Note that port and hardport may be the same variable in some cases.
 744  */
 745 #define MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport)    \
 746 {                                                               \
 747         shift    = mv_hc_from_port(port) * HC_SHIFT;            \
 748         hardport = mv_hardport_from_port(port);                 \
 749         shift   += hardport * 2;                                \
 750 }
 751
 752 static inline void __iomem *mv_hc_base(void __iomem *base, unsigned int hc)
 753 {
 754         return (base + MV_SATAHC0_REG_BASE + (hc * MV_SATAHC_REG_SZ));
 755 }
 756
 757 static inline void __iomem *mv_hc_base_from_port(void __iomem *base,
 758                                                  unsigned int port)
 759 {
 760         return mv_hc_base(base, mv_hc_from_port(port));
 761 }
 762
 763 static inline void __iomem *mv_port_base(void __iomem *base, unsigned int port)
 764 {
 765         return  mv_hc_base_from_port(base, port) +
 766                 MV_SATAHC_ARBTR_REG_SZ +
 767                 (mv_hardport_from_port(port) * MV_PORT_REG_SZ);
 768 }
 769
 770 static void __iomem *mv5_phy_base(void __iomem *mmio, unsigned int port)
 771 {
 772         void __iomem *hc_mmio = mv_hc_base_from_port(mmio, port);
 773         unsigned long ofs = (mv_hardport_from_port(port) + 1) * 0x100UL;
 774
 775         return hc_mmio + ofs;
 776 }
 777
 778 static inline void __iomem *mv_host_base(struct ata_host *host)
 779 {
 780         struct mv_host_priv *hpriv = host->private_data;
 781         return hpriv->base;
 782 }
 783
 784 static inline void __iomem *mv_ap_base(struct ata_port *ap)
 785 {
 786         return mv_port_base(mv_host_base(ap->host), ap->port_no);
 787 }
 788
 789 static inline int mv_get_hc_count(unsigned long port_flags)
 790 {
 791         return ((port_flags & MV_FLAG_DUAL_HC) ? 2 : 1);
 792 }
 793
 794 static void mv_set_edma_ptrs(void __iomem *port_mmio,
 795                              struct mv_host_priv *hpriv,
 796                              struct mv_port_priv *pp)
 797 {
 798         u32 index;
 799
 800         /*
 801          * initialize request queue
 802          */
 803         pp->req_idx &= MV_MAX_Q_DEPTH_MASK;     /* paranoia */
 804         index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
 805
 806         WARN_ON(pp->crqb_dma & 0x3ff);
 807         writel((pp->crqb_dma >> 16) >> 16, port_mmio + EDMA_REQ_Q_BASE_HI_OFS);
 808         writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | index,
 809                  port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
 810         writelfl(index, port_mmio + EDMA_REQ_Q_OUT_PTR_OFS);
 811
 812         /*
 813          * initialize response queue
 814          */
 815         pp->resp_idx &= MV_MAX_Q_DEPTH_MASK;    /* paranoia */
 816         index = pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT;
 817
 818         WARN_ON(pp->crpb_dma & 0xff);
 819         writel((pp->crpb_dma >> 16) >> 16, port_mmio + EDMA_RSP_Q_BASE_HI_OFS);
 820         writelfl(index, port_mmio + EDMA_RSP_Q_IN_PTR_OFS);
 821         writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) | index,
 822                  port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
 823 }
 824
 825 static void mv_set_main_irq_mask(struct ata_host *host,
 826                                  u32 disable_bits, u32 enable_bits)
 827 {
 828         struct mv_host_priv *hpriv = host->private_data;
 829         u32 old_mask, new_mask;
 830
 831         old_mask = hpriv->main_irq_mask;
 832         new_mask = (old_mask & ~disable_bits) | enable_bits;
 833         if (new_mask != old_mask) {
 834                 hpriv->main_irq_mask = new_mask;
 835                 writelfl(new_mask, hpriv->main_irq_mask_addr);
 836         }
 837 }
 838
 839 static void mv_enable_port_irqs(struct ata_port *ap,
 840                                      unsigned int port_bits)
 841 {
 842         unsigned int shift, hardport, port = ap->port_no;
 843         u32 disable_bits, enable_bits;
 844
 845         MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
 846
 847         disable_bits = (DONE_IRQ | ERR_IRQ) << shift;
 848         enable_bits  = port_bits << shift;
 849         mv_set_main_irq_mask(ap->host, disable_bits, enable_bits);
 850 }
 851
 852 static void mv_clear_and_enable_port_irqs(struct ata_port *ap,
 853                                           void __iomem *port_mmio,
 854                                           unsigned int port_irqs)
 855 {
 856         struct mv_host_priv *hpriv = ap->host->private_data;
 857         int hardport = mv_hardport_from_port(ap->port_no);
 858         void __iomem *hc_mmio = mv_hc_base_from_port(
 859                                 mv_host_base(ap->host), ap->port_no);
 860         u32 hc_irq_cause;
 861
 862         /* clear EDMA event indicators, if any */
 863         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
 864
 865         /* clear pending irq events */
 866         hc_irq_cause = ~((DEV_IRQ | DMA_IRQ) << hardport);
 867         writelfl(hc_irq_cause, hc_mmio + HC_IRQ_CAUSE_OFS);
 868
 869         /* clear FIS IRQ Cause */
 870         if (IS_GEN_IIE(hpriv))
 871                 writelfl(0, port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
 872
 873         mv_enable_port_irqs(ap, port_irqs);
 874 }
 875
 876 /**
 877  *      mv_start_edma - Enable eDMA engine
 878  *      @base: port base address
 879  *      @pp: port private data
 880  *
 881  *      Verify the local cache of the eDMA state is accurate with a
 882  *      WARN_ON.
 883  *
 884  *      LOCKING:
 885  *      Inherited from caller.
 886  */
 887 static void mv_start_edma(struct ata_port *ap, void __iomem *port_mmio,
 888                          struct mv_port_priv *pp, u8 protocol)
 889 {
 890         int want_ncq = (protocol == ATA_PROT_NCQ);
 891
 892         if (pp->pp_flags & MV_PP_FLAG_EDMA_EN) {
 893                 int using_ncq = ((pp->pp_flags & MV_PP_FLAG_NCQ_EN) != 0);
 894                 if (want_ncq != using_ncq)
 895                         mv_stop_edma(ap);
 896         }
 897         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN)) {
 898                 struct mv_host_priv *hpriv = ap->host->private_data;
 899
 900                 mv_edma_cfg(ap, want_ncq, 1);
 901
 902                 mv_set_edma_ptrs(port_mmio, hpriv, pp);
 903                 mv_clear_and_enable_port_irqs(ap, port_mmio, DONE_IRQ|ERR_IRQ);
 904
 905                 writelfl(EDMA_EN, port_mmio + EDMA_CMD_OFS);
 906                 pp->pp_flags |= MV_PP_FLAG_EDMA_EN;
 907         }
 908 }
 909
 910 static void mv_wait_for_edma_empty_idle(struct ata_port *ap)
 911 {
 912         void __iomem *port_mmio = mv_ap_base(ap);
 913         const u32 empty_idle = (EDMA_STATUS_CACHE_EMPTY | EDMA_STATUS_IDLE);
 914         const int per_loop = 5, timeout = (15 * 1000 / per_loop);
 915         int i;
 916
 917         /*
 918          * Wait for the EDMA engine to finish transactions in progress.
 919          * No idea what a good "timeout" value might be, but measurements
 920          * indicate that it often requires hundreds of microseconds
 921          * with two drives in-use.  So we use the 15msec value above
 922          * as a rough guess at what even more drives might require.
 923          */
 924         for (i = 0; i < timeout; ++i) {
 925                 u32 edma_stat = readl(port_mmio + EDMA_STATUS_OFS);
 926                 if ((edma_stat & empty_idle) == empty_idle)
 927                         break;
 928                 udelay(per_loop);
 929         }
 930         /* ata_port_printk(ap, KERN_INFO, "%s: %u+ usecs\n", __func__, i); */
 931 }
 932
 933 /**
 934  *      mv_stop_edma_engine - Disable eDMA engine
 935  *      @port_mmio: io base address
 936  *
 937  *      LOCKING:
 938  *      Inherited from caller.
 939  */
 940 static int mv_stop_edma_engine(void __iomem *port_mmio)
 941 {
 942         int i;
 943
 944         /* Disable eDMA.  The disable bit auto clears. */
 945         writelfl(EDMA_DS, port_mmio + EDMA_CMD_OFS);
 946
 947         /* Wait for the chip to confirm eDMA is off. */
 948         for (i = 10000; i > 0; i--) {
 949                 u32 reg = readl(port_mmio + EDMA_CMD_OFS);
 950                 if (!(reg & EDMA_EN))
 951                         return 0;
 952                 udelay(10);
 953         }
 954         return -EIO;
 955 }
 956
 957 static int mv_stop_edma(struct ata_port *ap)
 958 {
 959         void __iomem *port_mmio = mv_ap_base(ap);
 960         struct mv_port_priv *pp = ap->private_data;
 961
 962         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN))
 963                 return 0;
 964         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
 965         mv_wait_for_edma_empty_idle(ap);
 966         if (mv_stop_edma_engine(port_mmio)) {
 967                 ata_port_printk(ap, KERN_ERR, "Unable to stop eDMA\n");
 968                 return -EIO;
 969         }
 970         return 0;
 971 }
 972
 973 #ifdef ATA_DEBUG
 974 static void mv_dump_mem(void __iomem *start, unsigned bytes)
 975 {
 976         int b, w;
 977         for (b = 0; b < bytes; ) {
 978                 DPRINTK("%p: ", start + b);
 979                 for (w = 0; b < bytes && w < 4; w++) {
 980                         printk("%08x ", readl(start + b));
 981                         b += sizeof(u32);
 982                 }
 983                 printk("\n");
 984         }
 985 }
 986 #endif
 987
 988 static void mv_dump_pci_cfg(struct pci_dev *pdev, unsigned bytes)
 989 {
 990 #ifdef ATA_DEBUG
 991         int b, w;
 992         u32 dw;
 993         for (b = 0; b < bytes; ) {
 994                 DPRINTK("%02x: ", b);
 995                 for (w = 0; b < bytes && w < 4; w++) {
 996                         (void) pci_read_config_dword(pdev, b, &dw);
 997                         printk("%08x ", dw);
 998                         b += sizeof(u32);
 999                 }
1000                 printk("\n");
1001         }
1002 #endif
1003 }
1004 static void mv_dump_all_regs(void __iomem *mmio_base, int port,
1005                              struct pci_dev *pdev)
1006 {
1007 #ifdef ATA_DEBUG
1008         void __iomem *hc_base = mv_hc_base(mmio_base,
1009                                            port >> MV_PORT_HC_SHIFT);
1010         void __iomem *port_base;
1011         int start_port, num_ports, p, start_hc, num_hcs, hc;
1012
1013         if (0 > port) {
1014                 start_hc = start_port = 0;
1015                 num_ports = 8;          /* shld be benign for 4 port devs */
1016                 num_hcs = 2;
1017         } else {
1018                 start_hc = port >> MV_PORT_HC_SHIFT;
1019                 start_port = port;
1020                 num_ports = num_hcs = 1;
1021         }
1022         DPRINTK("All registers for port(s) %u-%u:\n", start_port,
1023                 num_ports > 1 ? num_ports - 1 : start_port);
1024
1025         if (NULL != pdev) {
1026                 DPRINTK("PCI config space regs:\n");
1027                 mv_dump_pci_cfg(pdev, 0x68);
1028         }
1029         DPRINTK("PCI regs:\n");
1030         mv_dump_mem(mmio_base+0xc00, 0x3c);
1031         mv_dump_mem(mmio_base+0xd00, 0x34);
1032         mv_dump_mem(mmio_base+0xf00, 0x4);
1033         mv_dump_mem(mmio_base+0x1d00, 0x6c);
1034         for (hc = start_hc; hc < start_hc + num_hcs; hc++) {
1035                 hc_base = mv_hc_base(mmio_base, hc);
1036                 DPRINTK("HC regs (HC %i):\n", hc);
1037                 mv_dump_mem(hc_base, 0x1c);
1038         }
1039         for (p = start_port; p < start_port + num_ports; p++) {
1040                 port_base = mv_port_base(mmio_base, p);
1041                 DPRINTK("EDMA regs (port %i):\n", p);
1042                 mv_dump_mem(port_base, 0x54);
1043                 DPRINTK("SATA regs (port %i):\n", p);
1044                 mv_dump_mem(port_base+0x300, 0x60);
1045         }
1046 #endif
1047 }
1048
1049 static unsigned int mv_scr_offset(unsigned int sc_reg_in)
1050 {
1051         unsigned int ofs;
1052
1053         switch (sc_reg_in) {
1054         case SCR_STATUS:
1055         case SCR_CONTROL:
1056         case SCR_ERROR:
1057                 ofs = SATA_STATUS_OFS + (sc_reg_in * sizeof(u32));
1058                 break;
1059         case SCR_ACTIVE:
1060                 ofs = SATA_ACTIVE_OFS;   /* active is not with the others */
1061                 break;
1062         default:
1063                 ofs = 0xffffffffU;
1064                 break;
1065         }
1066         return ofs;
1067 }
1068
1069 static int mv_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val)
1070 {
1071         unsigned int ofs = mv_scr_offset(sc_reg_in);
1072
1073         if (ofs != 0xffffffffU) {
1074                 *val = readl(mv_ap_base(link->ap) + ofs);
1075                 return 0;
1076         } else
1077                 return -EINVAL;
1078 }
1079
1080 static int mv_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val)
1081 {
1082         unsigned int ofs = mv_scr_offset(sc_reg_in);
1083
1084         if (ofs != 0xffffffffU) {
1085                 writelfl(val, mv_ap_base(link->ap) + ofs);
1086                 return 0;
1087         } else
1088                 return -EINVAL;
1089 }
1090
1091 static void mv6_dev_config(struct ata_device *adev)
1092 {
1093         /*
1094          * Deal with Gen-II ("mv6") hardware quirks/restrictions:
1095          *
1096          * Gen-II does not support NCQ over a port multiplier
1097          *  (no FIS-based switching).
1098          */
1099         if (adev->flags & ATA_DFLAG_NCQ) {
1100                 if (sata_pmp_attached(adev->link->ap)) {
1101                         adev->flags &= ~ATA_DFLAG_NCQ;
1102                         ata_dev_printk(adev, KERN_INFO,
1103                                 "NCQ disabled for command-based switching\n");
1104                 }
1105         }
1106 }
1107
1108 static int mv_qc_defer(struct ata_queued_cmd *qc)
1109 {
1110         struct ata_link *link = qc->dev->link;
1111         struct ata_port *ap = link->ap;
1112         struct mv_port_priv *pp = ap->private_data;
1113
1114         /*
1115          * Don't allow new commands if we're in a delayed EH state
1116          * for NCQ and/or FIS-based switching.
1117          */
1118         if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH)
1119                 return ATA_DEFER_PORT;
1120         /*
1121          * If the port is completely idle, then allow the new qc.
1122          */
1123         if (ap->nr_active_links == 0)
1124                 return 0;
1125
1126         /*
1127          * The port is operating in host queuing mode (EDMA) with NCQ
1128          * enabled, allow multiple NCQ commands.  EDMA also allows
1129          * queueing multiple DMA commands but libata core currently
1130          * doesn't allow it.
1131          */
1132         if ((pp->pp_flags & MV_PP_FLAG_EDMA_EN) &&
1133             (pp->pp_flags & MV_PP_FLAG_NCQ_EN) && ata_is_ncq(qc->tf.protocol))
1134                 return 0;
1135
1136         return ATA_DEFER_PORT;
1137 }
1138
1139 static void mv_config_fbs(void __iomem *port_mmio, int want_ncq, int want_fbs)
1140 {
1141         u32 new_fiscfg, old_fiscfg;
1142         u32 new_ltmode, old_ltmode;
1143         u32 new_haltcond, old_haltcond;
1144
1145         old_fiscfg   = readl(port_mmio + FISCFG_OFS);
1146         old_ltmode   = readl(port_mmio + LTMODE_OFS);
1147         old_haltcond = readl(port_mmio + EDMA_HALTCOND_OFS);
1148
1149         new_fiscfg   = old_fiscfg & ~(FISCFG_SINGLE_SYNC | FISCFG_WAIT_DEV_ERR);
1150         new_ltmode   = old_ltmode & ~LTMODE_BIT8;
1151         new_haltcond = old_haltcond | EDMA_ERR_DEV;
1152
1153         if (want_fbs) {
1154                 new_fiscfg = old_fiscfg | FISCFG_SINGLE_SYNC;
1155                 new_ltmode = old_ltmode | LTMODE_BIT8;
1156                 if (want_ncq)
1157                         new_haltcond &= ~EDMA_ERR_DEV;
1158                 else
1159                         new_fiscfg |=  FISCFG_WAIT_DEV_ERR;
1160         }
1161
1162         if (new_fiscfg != old_fiscfg)
1163                 writelfl(new_fiscfg, port_mmio + FISCFG_OFS);
1164         if (new_ltmode != old_ltmode)
1165                 writelfl(new_ltmode, port_mmio + LTMODE_OFS);
1166         if (new_haltcond != old_haltcond)
1167                 writelfl(new_haltcond, port_mmio + EDMA_HALTCOND_OFS);
1168 }
1169
1170 static void mv_60x1_errata_sata25(struct ata_port *ap, int want_ncq)
1171 {
1172         struct mv_host_priv *hpriv = ap->host->private_data;
1173         u32 old, new;
1174
1175         /* workaround for 88SX60x1 FEr SATA#25 (part 1) */
1176         old = readl(hpriv->base + MV_GPIO_PORT_CTL_OFS);
1177         if (want_ncq)
1178                 new = old | (1 << 22);
1179         else
1180                 new = old & ~(1 << 22);
1181         if (new != old)
1182                 writel(new, hpriv->base + MV_GPIO_PORT_CTL_OFS);
1183 }
1184
1185 static void mv_edma_cfg(struct ata_port *ap, int want_ncq, int want_edma)
1186 {
1187         u32 cfg;
1188         struct mv_port_priv *pp    = ap->private_data;
1189         struct mv_host_priv *hpriv = ap->host->private_data;
1190         void __iomem *port_mmio    = mv_ap_base(ap);
1191
1192         /* set up non-NCQ EDMA configuration */
1193         cfg = EDMA_CFG_Q_DEPTH;         /* always 0x1f for *all* chips */
1194         pp->pp_flags &= ~(MV_PP_FLAG_FBS_EN | MV_PP_FLAG_NCQ_EN);
1195
1196         if (IS_GEN_I(hpriv))
1197                 cfg |= (1 << 8);        /* enab config burst size mask */
1198
1199         else if (IS_GEN_II(hpriv)) {
1200                 cfg |= EDMA_CFG_RD_BRST_EXT | EDMA_CFG_WR_BUFF_LEN;
1201                 mv_60x1_errata_sata25(ap, want_ncq);
1202
1203         } else if (IS_GEN_IIE(hpriv)) {
1204                 int want_fbs = sata_pmp_attached(ap);
1205                 /*
1206                  * Possible future enhancement:
1207                  *
1208                  * The chip can use FBS with non-NCQ, if we allow it,
1209                  * But first we need to have the error handling in place
1210                  * for this mode (datasheet section 7.3.15.4.2.3).
1211                  * So disallow non-NCQ FBS for now.
1212                  */
1213                 want_fbs &= want_ncq;
1214
1215                 mv_config_fbs(port_mmio, want_ncq, want_fbs);
1216
1217                 if (want_fbs) {
1218                         pp->pp_flags |= MV_PP_FLAG_FBS_EN;
1219                         cfg |= EDMA_CFG_EDMA_FBS; /* FIS-based switching */
1220                 }
1221
1222                 cfg |= (1 << 23);       /* do not mask PM field in rx'd FIS */
1223                 if (want_edma) {
1224                         cfg |= (1 << 22); /* enab 4-entry host queue cache */
1225                         if (!IS_SOC(hpriv))
1226                                 cfg |= (1 << 18); /* enab early completion */
1227                 }
1228                 if (hpriv->hp_flags & MV_HP_CUT_THROUGH)
1229                         cfg |= (1 << 17); /* enab cut-thru (dis stor&forwrd) */
1230         }
1231
1232         if (want_ncq) {
1233                 cfg |= EDMA_CFG_NCQ;
1234                 pp->pp_flags |=  MV_PP_FLAG_NCQ_EN;
1235         }
1236
1237         writelfl(cfg, port_mmio + EDMA_CFG_OFS);
1238 }
1239
1240 static void mv_port_free_dma_mem(struct ata_port *ap)
1241 {
1242         struct mv_host_priv *hpriv = ap->host->private_data;
1243         struct mv_port_priv *pp = ap->private_data;
1244         int tag;
1245
1246         if (pp->crqb) {
1247                 dma_pool_free(hpriv->crqb_pool, pp->crqb, pp->crqb_dma);
1248                 pp->crqb = NULL;
1249         }
1250         if (pp->crpb) {
1251                 dma_pool_free(hpriv->crpb_pool, pp->crpb, pp->crpb_dma);
1252                 pp->crpb = NULL;
1253         }
1254         /*
1255          * For GEN_I, there's no NCQ, so we have only a single sg_tbl.
1256          * For later hardware, we have one unique sg_tbl per NCQ tag.
1257          */
1258         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1259                 if (pp->sg_tbl[tag]) {
1260                         if (tag == 0 || !IS_GEN_I(hpriv))
1261                                 dma_pool_free(hpriv->sg_tbl_pool,
1262                                               pp->sg_tbl[tag],
1263                                               pp->sg_tbl_dma[tag]);
1264                         pp->sg_tbl[tag] = NULL;
1265                 }
1266         }
1267 }
1268
1269 /**
1270  *      mv_port_start - Port specific init/start routine.
1271  *      @ap: ATA channel to manipulate
1272  *
1273  *      Allocate and point to DMA memory, init port private memory,
1274  *      zero indices.
1275  *
1276  *      LOCKING:
1277  *      Inherited from caller.
1278  */
1279 static int mv_port_start(struct ata_port *ap)
1280 {
1281         struct device *dev = ap->host->dev;
1282         struct mv_host_priv *hpriv = ap->host->private_data;
1283         struct mv_port_priv *pp;
1284         int tag;
1285
1286         pp = devm_kzalloc(dev, sizeof(*pp), GFP_KERNEL);
1287         if (!pp)
1288                 return -ENOMEM;
1289         ap->private_data = pp;
1290
1291         pp->crqb = dma_pool_alloc(hpriv->crqb_pool, GFP_KERNEL, &pp->crqb_dma);
1292         if (!pp->crqb)
1293                 return -ENOMEM;
1294         memset(pp->crqb, 0, MV_CRQB_Q_SZ);
1295
1296         pp->crpb = dma_pool_alloc(hpriv->crpb_pool, GFP_KERNEL, &pp->crpb_dma);
1297         if (!pp->crpb)
1298                 goto out_port_free_dma_mem;
1299         memset(pp->crpb, 0, MV_CRPB_Q_SZ);
1300
1301         /* 6041/6081 Rev. "C0" (and newer) are okay with async notify */
1302         if (hpriv->hp_flags & MV_HP_ERRATA_60X1C0)
1303                 ap->flags |= ATA_FLAG_AN;
1304         /*
1305          * For GEN_I, there's no NCQ, so we only allocate a single sg_tbl.
1306          * For later hardware, we need one unique sg_tbl per NCQ tag.
1307          */
1308         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1309                 if (tag == 0 || !IS_GEN_I(hpriv)) {
1310                         pp->sg_tbl[tag] = dma_pool_alloc(hpriv->sg_tbl_pool,
1311                                               GFP_KERNEL, &pp->sg_tbl_dma[tag]);
1312                         if (!pp->sg_tbl[tag])
1313                                 goto out_port_free_dma_mem;
1314                 } else {
1315                         pp->sg_tbl[tag]     = pp->sg_tbl[0];
1316                         pp->sg_tbl_dma[tag] = pp->sg_tbl_dma[0];
1317                 }
1318         }
1319         return 0;
1320
1321 out_port_free_dma_mem:
1322         mv_port_free_dma_mem(ap);
1323         return -ENOMEM;
1324 }
1325
1326 /**
1327  *      mv_port_stop - Port specific cleanup/stop routine.
1328  *      @ap: ATA channel to manipulate
1329  *
1330  *      Stop DMA, cleanup port memory.
1331  *
1332  *      LOCKING:
1333  *      This routine uses the host lock to protect the DMA stop.
1334  */
1335 static void mv_port_stop(struct ata_port *ap)
1336 {
1337         mv_stop_edma(ap);
1338         mv_enable_port_irqs(ap, 0);
1339         mv_port_free_dma_mem(ap);
1340 }
1341
1342 /**
1343  *      mv_fill_sg - Fill out the Marvell ePRD (scatter gather) entries
1344  *      @qc: queued command whose SG list to source from
1345  *
1346  *      Populate the SG list and mark the last entry.
1347  *
1348  *      LOCKING:
1349  *      Inherited from caller.
1350  */
1351 static void mv_fill_sg(struct ata_queued_cmd *qc)
1352 {
1353         struct mv_port_priv *pp = qc->ap->private_data;
1354         struct scatterlist *sg;
1355         struct mv_sg *mv_sg, *last_sg = NULL;
1356         unsigned int si;
1357
1358         mv_sg = pp->sg_tbl[qc->tag];
1359         for_each_sg(qc->sg, sg, qc->n_elem, si) {
1360                 dma_addr_t addr = sg_dma_address(sg);
1361                 u32 sg_len = sg_dma_len(sg);
1362
1363                 while (sg_len) {
1364                         u32 offset = addr & 0xffff;
1365                         u32 len = sg_len;
1366
1367                         if ((offset + sg_len > 0x10000))
1368                                 len = 0x10000 - offset;
1369
1370                         mv_sg->addr = cpu_to_le32(addr & 0xffffffff);
1371                         mv_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
1372                         mv_sg->flags_size = cpu_to_le32(len & 0xffff);
1373
1374                         sg_len -= len;
1375                         addr += len;
1376
1377                         last_sg = mv_sg;
1378                         mv_sg++;
1379                 }
1380         }
1381
1382         if (likely(last_sg))
1383                 last_sg->flags_size |= cpu_to_le32(EPRD_FLAG_END_OF_TBL);
1384 }
1385
1386 static void mv_crqb_pack_cmd(__le16 *cmdw, u8 data, u8 addr, unsigned last)
1387 {
1388         u16 tmp = data | (addr << CRQB_CMD_ADDR_SHIFT) | CRQB_CMD_CS |
1389                 (last ? CRQB_CMD_LAST : 0);
1390         *cmdw = cpu_to_le16(tmp);
1391 }
1392
1393 /**
1394  *      mv_qc_prep - Host specific command preparation.
1395  *      @qc: queued command to prepare
1396  *
1397  *      This routine simply redirects to the general purpose routine
1398  *      if command is not DMA.  Else, it handles prep of the CRQB
1399  *      (command request block), does some sanity checking, and calls
1400  *      the SG load routine.
1401  *
1402  *      LOCKING:
1403  *      Inherited from caller.
1404  */
1405 static void mv_qc_prep(struct ata_queued_cmd *qc)
1406 {
1407         struct ata_port *ap = qc->ap;
1408         struct mv_port_priv *pp = ap->private_data;
1409         __le16 *cw;
1410         struct ata_taskfile *tf;
1411         u16 flags = 0;
1412         unsigned in_index;
1413
1414         if ((qc->tf.protocol != ATA_PROT_DMA) &&
1415             (qc->tf.protocol != ATA_PROT_NCQ))
1416                 return;
1417
1418         /* Fill in command request block
1419          */
1420         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1421                 flags |= CRQB_FLAG_READ;
1422         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
1423         flags |= qc->tag << CRQB_TAG_SHIFT;
1424         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
1425
1426         /* get current queue index from software */
1427         in_index = pp->req_idx;
1428
1429         pp->crqb[in_index].sg_addr =
1430                 cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
1431         pp->crqb[in_index].sg_addr_hi =
1432                 cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
1433         pp->crqb[in_index].ctrl_flags = cpu_to_le16(flags);
1434
1435         cw = &pp->crqb[in_index].ata_cmd[0];
1436         tf = &qc->tf;
1437
1438         /* Sadly, the CRQB cannot accomodate all registers--there are
1439          * only 11 bytes...so we must pick and choose required
1440          * registers based on the command.  So, we drop feature and
1441          * hob_feature for [RW] DMA commands, but they are needed for
1442          * NCQ.  NCQ will drop hob_nsect, which is not needed there
1443          * (nsect is used only for the tag; feat/hob_feat hold true nsect).
1444          */
1445         switch (tf->command) {
1446         case ATA_CMD_READ:
1447         case ATA_CMD_READ_EXT:
1448         case ATA_CMD_WRITE:
1449         case ATA_CMD_WRITE_EXT:
1450         case ATA_CMD_WRITE_FUA_EXT:
1451                 mv_crqb_pack_cmd(cw++, tf->hob_nsect, ATA_REG_NSECT, 0);
1452                 break;
1453         case ATA_CMD_FPDMA_READ:
1454         case ATA_CMD_FPDMA_WRITE:
1455                 mv_crqb_pack_cmd(cw++, tf->hob_feature, ATA_REG_FEATURE, 0);
1456                 mv_crqb_pack_cmd(cw++, tf->feature, ATA_REG_FEATURE, 0);
1457                 break;
1458         default:
1459                 /* The only other commands EDMA supports in non-queued and
1460                  * non-NCQ mode are: [RW] STREAM DMA and W DMA FUA EXT, none
1461                  * of which are defined/used by Linux.  If we get here, this
1462                  * driver needs work.
1463                  *
1464                  * FIXME: modify libata to give qc_prep a return value and
1465                  * return error here.
1466                  */
1467                 BUG_ON(tf->command);
1468                 break;
1469         }
1470         mv_crqb_pack_cmd(cw++, tf->nsect, ATA_REG_NSECT, 0);
1471         mv_crqb_pack_cmd(cw++, tf->hob_lbal, ATA_REG_LBAL, 0);
1472         mv_crqb_pack_cmd(cw++, tf->lbal, ATA_REG_LBAL, 0);
1473         mv_crqb_pack_cmd(cw++, tf->hob_lbam, ATA_REG_LBAM, 0);
1474         mv_crqb_pack_cmd(cw++, tf->lbam, ATA_REG_LBAM, 0);
1475         mv_crqb_pack_cmd(cw++, tf->hob_lbah, ATA_REG_LBAH, 0);
1476         mv_crqb_pack_cmd(cw++, tf->lbah, ATA_REG_LBAH, 0);
1477         mv_crqb_pack_cmd(cw++, tf->device, ATA_REG_DEVICE, 0);
1478         mv_crqb_pack_cmd(cw++, tf->command, ATA_REG_CMD, 1);    /* last */
1479
1480         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1481                 return;
1482         mv_fill_sg(qc);
1483 }
1484
1485 /**
1486  *      mv_qc_prep_iie - Host specific command preparation.
1487  *      @qc: queued command to prepare
1488  *
1489  *      This routine simply redirects to the general purpose routine
1490  *      if command is not DMA.  Else, it handles prep of the CRQB
1491  *      (command request block), does some sanity checking, and calls
1492  *      the SG load routine.
1493  *
1494  *      LOCKING:
1495  *      Inherited from caller.
1496  */
1497 static void mv_qc_prep_iie(struct ata_queued_cmd *qc)
1498 {
1499         struct ata_port *ap = qc->ap;
1500         struct mv_port_priv *pp = ap->private_data;
1501         struct mv_crqb_iie *crqb;
1502         struct ata_taskfile *tf;
1503         unsigned in_index;
1504         u32 flags = 0;
1505
1506         if ((qc->tf.protocol != ATA_PROT_DMA) &&
1507             (qc->tf.protocol != ATA_PROT_NCQ))
1508                 return;
1509
1510         /* Fill in Gen IIE command request block */
1511         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1512                 flags |= CRQB_FLAG_READ;
1513
1514         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
1515         flags |= qc->tag << CRQB_TAG_SHIFT;
1516         flags |= qc->tag << CRQB_HOSTQ_SHIFT;
1517         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
1518
1519         /* get current queue index from software */
1520         in_index = pp->req_idx;
1521
1522         crqb = (struct mv_crqb_iie *) &pp->crqb[in_index];
1523         crqb->addr = cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
1524         crqb->addr_hi = cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
1525         crqb->flags = cpu_to_le32(flags);
1526
1527         tf = &qc->tf;
1528         crqb->ata_cmd[0] = cpu_to_le32(
1529                         (tf->command << 16) |
1530                         (tf->feature << 24)
1531                 );
1532         crqb->ata_cmd[1] = cpu_to_le32(
1533                         (tf->lbal << 0) |
1534                         (tf->lbam << 8) |
1535                         (tf->lbah << 16) |
1536                         (tf->device << 24)
1537                 );
1538         crqb->ata_cmd[2] = cpu_to_le32(
1539                         (tf->hob_lbal << 0) |
1540                         (tf->hob_lbam << 8) |
1541                         (tf->hob_lbah << 16) |
1542                         (tf->hob_feature << 24)
1543                 );
1544         crqb->ata_cmd[3] = cpu_to_le32(
1545                         (tf->nsect << 0) |
1546                         (tf->hob_nsect << 8)
1547                 );
1548
1549         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1550                 return;
1551         mv_fill_sg(qc);
1552 }
1553
1554 /**
1555  *      mv_qc_issue - Initiate a command to the host
1556  *      @qc: queued command to start
1557  *
1558  *      This routine simply redirects to the general purpose routine
1559  *      if command is not DMA.  Else, it sanity checks our local
1560  *      caches of the request producer/consumer indices then enables
1561  *      DMA and bumps the request producer index.
1562  *
1563  *      LOCKING:
1564  *      Inherited from caller.
1565  */
1566 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc)
1567 {
1568         struct ata_port *ap = qc->ap;
1569         void __iomem *port_mmio = mv_ap_base(ap);
1570         struct mv_port_priv *pp = ap->private_data;
1571         u32 in_index;
1572
1573         if ((qc->tf.protocol != ATA_PROT_DMA) &&
1574             (qc->tf.protocol != ATA_PROT_NCQ)) {
1575                 static int limit_warnings = 10;
1576                 /*
1577                  * Errata SATA#16, SATA#24: warn if multiple DRQs expected.
1578                  *
1579                  * Someday, we might implement special polling workarounds
1580                  * for these, but it all seems rather unnecessary since we
1581                  * normally use only DMA for commands which transfer more
1582                  * than a single block of data.
1583                  *
1584                  * Much of the time, this could just work regardless.
1585                  * So for now, just log the incident, and allow the attempt.
1586                  */
1587                 if (limit_warnings > 0 && (qc->nbytes / qc->sect_size) > 1) {
1588                         --limit_warnings;
1589                         ata_link_printk(qc->dev->link, KERN_WARNING, DRV_NAME
1590                                         ": attempting PIO w/multiple DRQ: "
1591                                         "this may fail due to h/w errata\n");
1592                 }
1593                 /*
1594                  * We're about to send a non-EDMA capable command to the
1595                  * port.  Turn off EDMA so there won't be problems accessing
1596                  * shadow block, etc registers.
1597                  */
1598                 mv_stop_edma(ap);
1599                 mv_enable_port_irqs(ap, ERR_IRQ);
1600                 mv_pmp_select(ap, qc->dev->link->pmp);
1601                 return ata_sff_qc_issue(qc);
1602         }
1603
1604         mv_start_edma(ap, port_mmio, pp, qc->tf.protocol);
1605
1606         pp->req_idx = (pp->req_idx + 1) & MV_MAX_Q_DEPTH_MASK;
1607         in_index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
1608
1609         /* and write the request in pointer to kick the EDMA to life */
1610         writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | in_index,
1611                  port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
1612
1613         return 0;
1614 }
1615
1616 static struct ata_queued_cmd *mv_get_active_qc(struct ata_port *ap)
1617 {
1618         struct mv_port_priv *pp = ap->private_data;
1619         struct ata_queued_cmd *qc;
1620
1621         if (pp->pp_flags & MV_PP_FLAG_NCQ_EN)
1622                 return NULL;
1623         qc = ata_qc_from_tag(ap, ap->link.active_tag);
1624         if (qc && (qc->tf.flags & ATA_TFLAG_POLLING))
1625                 qc = NULL;
1626         return qc;
1627 }
1628
1629 static void mv_pmp_error_handler(struct ata_port *ap)
1630 {
1631         unsigned int pmp, pmp_map;
1632         struct mv_port_priv *pp = ap->private_data;
1633
1634         if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH) {
1635                 /*
1636                  * Perform NCQ error analysis on failed PMPs
1637                  * before we freeze the port entirely.
1638                  *
1639                  * The failed PMPs are marked earlier by mv_pmp_eh_prep().
1640                  */
1641                 pmp_map = pp->delayed_eh_pmp_map;
1642                 pp->pp_flags &= ~MV_PP_FLAG_DELAYED_EH;
1643                 for (pmp = 0; pmp_map != 0; pmp++) {
1644                         unsigned int this_pmp = (1 << pmp);
1645                         if (pmp_map & this_pmp) {
1646                                 struct ata_link *link = &ap->pmp_link[pmp];
1647                                 pmp_map &= ~this_pmp;
1648                                 ata_eh_analyze_ncq_error(link);
1649                         }
1650                 }
1651                 ata_port_freeze(ap);
1652         }
1653         sata_pmp_error_handler(ap);
1654 }
1655
1656 static unsigned int mv_get_err_pmp_map(struct ata_port *ap)
1657 {
1658         void __iomem *port_mmio = mv_ap_base(ap);
1659
1660         return readl(port_mmio + SATA_TESTCTL_OFS) >> 16;
1661 }
1662
1663 static void mv_pmp_eh_prep(struct ata_port *ap, unsigned int pmp_map)
1664 {
1665         struct ata_eh_info *ehi;
1666         unsigned int pmp;
1667
1668         /*
1669          * Initialize EH info for PMPs which saw device errors
1670          */
1671         ehi = &ap->link.eh_info;
1672         for (pmp = 0; pmp_map != 0; pmp++) {
1673                 unsigned int this_pmp = (1 << pmp);
1674                 if (pmp_map & this_pmp) {
1675                         struct ata_link *link = &ap->pmp_link[pmp];
1676
1677                         pmp_map &= ~this_pmp;
1678                         ehi = &link->eh_info;
1679                         ata_ehi_clear_desc(ehi);
1680                         ata_ehi_push_desc(ehi, "dev err");
1681                         ehi->err_mask |= AC_ERR_DEV;
1682                         ehi->action |= ATA_EH_RESET;
1683                         ata_link_abort(link);
1684                 }
1685         }
1686 }
1687
1688 static int mv_req_q_empty(struct ata_port *ap)
1689 {
1690         void __iomem *port_mmio = mv_ap_base(ap);
1691         u32 in_ptr, out_ptr;
1692
1693         in_ptr  = (readl(port_mmio + EDMA_REQ_Q_IN_PTR_OFS)
1694                         >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
1695         out_ptr = (readl(port_mmio + EDMA_REQ_Q_OUT_PTR_OFS)
1696                         >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
1697         return (in_ptr == out_ptr);     /* 1 == queue_is_empty */
1698 }
1699
1700 static int mv_handle_fbs_ncq_dev_err(struct ata_port *ap)
1701 {
1702         struct mv_port_priv *pp = ap->private_data;
1703         int failed_links;
1704         unsigned int old_map, new_map;
1705
1706         /*
1707          * Device error during FBS+NCQ operation:
1708          *
1709          * Set a port flag to prevent further I/O being enqueued.
1710          * Leave the EDMA running to drain outstanding commands from this port.
1711          * Perform the post-mortem/EH only when all responses are complete.
1712          * Follow recovery sequence from 6042/7042 datasheet (7.3.15.4.2.2).
1713          */
1714         if (!(pp->pp_flags & MV_PP_FLAG_DELAYED_EH)) {
1715                 pp->pp_flags |= MV_PP_FLAG_DELAYED_EH;
1716                 pp->delayed_eh_pmp_map = 0;
1717         }
1718         old_map = pp->delayed_eh_pmp_map;
1719         new_map = old_map | mv_get_err_pmp_map(ap);
1720
1721         if (old_map != new_map) {
1722                 pp->delayed_eh_pmp_map = new_map;
1723                 mv_pmp_eh_prep(ap, new_map & ~old_map);
1724         }
1725         failed_links = hweight16(new_map);
1726
1727         ata_port_printk(ap, KERN_INFO, "%s: pmp_map=%04x qc_map=%04x "
1728                         "failed_links=%d nr_active_links=%d\n",
1729                         __func__, pp->delayed_eh_pmp_map,
1730                         ap->qc_active, failed_links,
1731                         ap->nr_active_links);
1732
1733         if (ap->nr_active_links <= failed_links && mv_req_q_empty(ap)) {
1734                 mv_process_crpb_entries(ap, pp);
1735                 mv_stop_edma(ap);
1736                 mv_eh_freeze(ap);
1737                 ata_port_printk(ap, KERN_INFO, "%s: done\n", __func__);
1738                 return 1;       /* handled */
1739         }
1740         ata_port_printk(ap, KERN_INFO, "%s: waiting\n", __func__);
1741         return 1;       /* handled */
1742 }
1743
1744 static int mv_handle_fbs_non_ncq_dev_err(struct ata_port *ap)
1745 {
1746         /*
1747          * Possible future enhancement:
1748          *
1749          * FBS+non-NCQ operation is not yet implemented.
1750          * See related notes in mv_edma_cfg().
1751          *
1752          * Device error during FBS+non-NCQ operation:
1753          *
1754          * We need to snapshot the shadow registers for each failed command.
1755          * Follow recovery sequence from 6042/7042 datasheet (7.3.15.4.2.3).
1756          */
1757         return 0;       /* not handled */
1758 }
1759
1760 static int mv_handle_dev_err(struct ata_port *ap, u32 edma_err_cause)
1761 {
1762         struct mv_port_priv *pp = ap->private_data;
1763
1764         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN))
1765                 return 0;       /* EDMA was not active: not handled */
1766         if (!(pp->pp_flags & MV_PP_FLAG_FBS_EN))
1767                 return 0;       /* FBS was not active: not handled */
1768
1769         if (!(edma_err_cause & EDMA_ERR_DEV))
1770                 return 0;       /* non DEV error: not handled */
1771         edma_err_cause &= ~EDMA_ERR_IRQ_TRANSIENT;
1772         if (edma_err_cause & ~(EDMA_ERR_DEV | EDMA_ERR_SELF_DIS))
1773                 return 0;       /* other problems: not handled */
1774
1775         if (pp->pp_flags & MV_PP_FLAG_NCQ_EN) {
1776                 /*
1777                  * EDMA should NOT have self-disabled for this case.
1778                  * If it did, then something is wrong elsewhere,
1779                  * and we cannot handle it here.
1780                  */
1781                 if (edma_err_cause & EDMA_ERR_SELF_DIS) {
1782                         ata_port_printk(ap, KERN_WARNING,
1783                                 "%s: err_cause=0x%x pp_flags=0x%x\n",
1784                                 __func__, edma_err_cause, pp->pp_flags);
1785                         return 0; /* not handled */
1786                 }
1787                 return mv_handle_fbs_ncq_dev_err(ap);
1788         } else {
1789                 /*
1790                  * EDMA should have self-disabled for this case.
1791                  * If it did not, then something is wrong elsewhere,
1792                  * and we cannot handle it here.
1793                  */
1794                 if (!(edma_err_cause & EDMA_ERR_SELF_DIS)) {
1795                         ata_port_printk(ap, KERN_WARNING,
1796                                 "%s: err_cause=0x%x pp_flags=0x%x\n",
1797                                 __func__, edma_err_cause, pp->pp_flags);
1798                         return 0; /* not handled */
1799                 }
1800                 return mv_handle_fbs_non_ncq_dev_err(ap);
1801         }
1802         return 0;       /* not handled */
1803 }
1804
1805 static void mv_unexpected_intr(struct ata_port *ap, int edma_was_enabled)
1806 {
1807         struct ata_eh_info *ehi = &ap->link.eh_info;
1808         char *when = "idle";
1809
1810         ata_ehi_clear_desc(ehi);
1811         if (!ap || (ap->flags & ATA_FLAG_DISABLED)) {
1812                 when = "disabled";
1813         } else if (edma_was_enabled) {
1814                 when = "EDMA enabled";
1815         } else {
1816                 struct ata_queued_cmd *qc = ata_qc_from_tag(ap, ap->link.active_tag);
1817                 if (qc && (qc->tf.flags & ATA_TFLAG_POLLING))
1818                         when = "polling";
1819         }
1820         ata_ehi_push_desc(ehi, "unexpected device interrupt while %s", when);
1821         ehi->err_mask |= AC_ERR_OTHER;
1822         ehi->action   |= ATA_EH_RESET;
1823         ata_port_freeze(ap);
1824 }
1825
1826 /**
1827  *      mv_err_intr - Handle error interrupts on the port
1828  *      @ap: ATA channel to manipulate
1829  *
1830  *      Most cases require a full reset of the chip's state machine,
1831  *      which also performs a COMRESET.
1832  *      Also, if the port disabled DMA, update our cached copy to match.
1833  *
1834  *      LOCKING:
1835  *      Inherited from caller.
1836  */
1837 static void mv_err_intr(struct ata_port *ap)
1838 {
1839         void __iomem *port_mmio = mv_ap_base(ap);
1840         u32 edma_err_cause, eh_freeze_mask, serr = 0;
1841         u32 fis_cause = 0;
1842         struct mv_port_priv *pp = ap->private_data;
1843         struct mv_host_priv *hpriv = ap->host->private_data;
1844         unsigned int action = 0, err_mask = 0;
1845         struct ata_eh_info *ehi = &ap->link.eh_info;
1846         struct ata_queued_cmd *qc;
1847         int abort = 0;
1848
1849         /*
1850          * Read and clear the SError and err_cause bits.
1851          * For GenIIe, if EDMA_ERR_TRANS_IRQ_7 is set, we also must read/clear
1852          * the FIS_IRQ_CAUSE register before clearing edma_err_cause.
1853          */
1854         sata_scr_read(&ap->link, SCR_ERROR, &serr);
1855         sata_scr_write_flush(&ap->link, SCR_ERROR, serr);
1856
1857         edma_err_cause = readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1858         if (IS_GEN_IIE(hpriv) && (edma_err_cause & EDMA_ERR_TRANS_IRQ_7)) {
1859                 fis_cause = readl(port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
1860                 writelfl(~fis_cause, port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
1861         }
1862         writelfl(~edma_err_cause, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1863
1864         if (edma_err_cause & EDMA_ERR_DEV) {
1865                 /*
1866                  * Device errors during FIS-based switching operation
1867                  * require special handling.
1868                  */
1869                 if (mv_handle_dev_err(ap, edma_err_cause))
1870                         return;
1871         }
1872
1873         qc = mv_get_active_qc(ap);
1874         ata_ehi_clear_desc(ehi);
1875         ata_ehi_push_desc(ehi, "edma_err_cause=%08x pp_flags=%08x",
1876                           edma_err_cause, pp->pp_flags);
1877
1878         if (IS_GEN_IIE(hpriv) && (edma_err_cause & EDMA_ERR_TRANS_IRQ_7)) {
1879                 ata_ehi_push_desc(ehi, "fis_cause=%08x", fis_cause);
1880                 if (fis_cause & SATA_FIS_IRQ_AN) {
1881                         u32 ec = edma_err_cause &
1882                                ~(EDMA_ERR_TRANS_IRQ_7 | EDMA_ERR_IRQ_TRANSIENT);
1883                         sata_async_notification(ap);
1884                         if (!ec)
1885                                 return; /* Just an AN; no need for the nukes */
1886                         ata_ehi_push_desc(ehi, "SDB notify");
1887                 }
1888         }
1889         /*
1890          * All generations share these EDMA error cause bits:
1891          */
1892         if (edma_err_cause & EDMA_ERR_DEV) {
1893                 err_mask |= AC_ERR_DEV;
1894                 action |= ATA_EH_RESET;
1895                 ata_ehi_push_desc(ehi, "dev error");
1896         }
1897         if (edma_err_cause & (EDMA_ERR_D_PAR | EDMA_ERR_PRD_PAR |
1898                         EDMA_ERR_CRQB_PAR | EDMA_ERR_CRPB_PAR |
1899                         EDMA_ERR_INTRL_PAR)) {
1900                 err_mask |= AC_ERR_ATA_BUS;
1901                 action |= ATA_EH_RESET;
1902                 ata_ehi_push_desc(ehi, "parity error");
1903         }
1904         if (edma_err_cause & (EDMA_ERR_DEV_DCON | EDMA_ERR_DEV_CON)) {
1905                 ata_ehi_hotplugged(ehi);
1906                 ata_ehi_push_desc(ehi, edma_err_cause & EDMA_ERR_DEV_DCON ?
1907                         "dev disconnect" : "dev connect");
1908                 action |= ATA_EH_RESET;
1909         }
1910
1911         /*
1912          * Gen-I has a different SELF_DIS bit,
1913          * different FREEZE bits, and no SERR bit:
1914          */
1915         if (IS_GEN_I(hpriv)) {
1916                 eh_freeze_mask = EDMA_EH_FREEZE_5;
1917                 if (edma_err_cause & EDMA_ERR_SELF_DIS_5) {
1918                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1919                         ata_ehi_push_desc(ehi, "EDMA self-disable");
1920                 }
1921         } else {
1922                 eh_freeze_mask = EDMA_EH_FREEZE;
1923                 if (edma_err_cause & EDMA_ERR_SELF_DIS) {
1924                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1925                         ata_ehi_push_desc(ehi, "EDMA self-disable");
1926                 }
1927                 if (edma_err_cause & EDMA_ERR_SERR) {
1928                         ata_ehi_push_desc(ehi, "SError=%08x", serr);
1929                         err_mask |= AC_ERR_ATA_BUS;
1930                         action |= ATA_EH_RESET;
1931                 }
1932         }
1933
1934         if (!err_mask) {
1935                 err_mask = AC_ERR_OTHER;
1936                 action |= ATA_EH_RESET;
1937         }
1938
1939         ehi->serror |= serr;
1940         ehi->action |= action;
1941
1942         if (qc)
1943                 qc->err_mask |= err_mask;
1944         else
1945                 ehi->err_mask |= err_mask;
1946
1947         if (err_mask == AC_ERR_DEV) {
1948                 /*
1949                  * Cannot do ata_port_freeze() here,
1950                  * because it would kill PIO access,
1951                  * which is needed for further diagnosis.
1952                  */
1953                 mv_eh_freeze(ap);
1954                 abort = 1;
1955         } else if (edma_err_cause & eh_freeze_mask) {
1956                 /*
1957                  * Note to self: ata_port_freeze() calls ata_port_abort()
1958                  */
1959                 ata_port_freeze(ap);
1960         } else {
1961                 abort = 1;
1962         }
1963
1964         if (abort) {
1965                 if (qc)
1966                         ata_link_abort(qc->dev->link);
1967                 else
1968                         ata_port_abort(ap);
1969         }
1970 }
1971
1972 static void mv_process_crpb_response(struct ata_port *ap,
1973                 struct mv_crpb *response, unsigned int tag, int ncq_enabled)
1974 {
1975         struct ata_queued_cmd *qc = ata_qc_from_tag(ap, tag);
1976
1977         if (qc) {
1978                 u8 ata_status;
1979                 u16 edma_status = le16_to_cpu(response->flags);
1980                 /*
1981                  * edma_status from a response queue entry:
1982                  *   LSB is from EDMA_ERR_IRQ_CAUSE_OFS (non-NCQ only).
1983                  *   MSB is saved ATA status from command completion.
1984                  */
1985                 if (!ncq_enabled) {
1986                         u8 err_cause = edma_status & 0xff & ~EDMA_ERR_DEV;
1987                         if (err_cause) {
1988                                 /*
1989                                  * Error will be seen/handled by mv_err_intr().
1990                                  * So do nothing at all here.
1991                                  */
1992                                 return;
1993                         }
1994                 }
1995                 ata_status = edma_status >> CRPB_FLAG_STATUS_SHIFT;
1996                 if (!ac_err_mask(ata_status))
1997                         ata_qc_complete(qc);
1998                 /* else: leave it for mv_err_intr() */
1999         } else {
2000                 ata_port_printk(ap, KERN_ERR, "%s: no qc for tag=%d\n",
2001                                 __func__, tag);
2002         }
2003 }
2004
2005 static void mv_process_crpb_entries(struct ata_port *ap, struct mv_port_priv *pp)
2006 {
2007         void __iomem *port_mmio = mv_ap_base(ap);
2008         struct mv_host_priv *hpriv = ap->host->private_data;
2009         u32 in_index;
2010         bool work_done = false;
2011         int ncq_enabled = (pp->pp_flags & MV_PP_FLAG_NCQ_EN);
2012
2013         /* Get the hardware queue position index */
2014         in_index = (readl(port_mmio + EDMA_RSP_Q_IN_PTR_OFS)
2015                         >> EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
2016
2017         /* Process new responses from since the last time we looked */
2018         while (in_index != pp->resp_idx) {
2019                 unsigned int tag;
2020                 struct mv_crpb *response = &pp->crpb[pp->resp_idx];
2021
2022                 pp->resp_idx = (pp->resp_idx + 1) & MV_MAX_Q_DEPTH_MASK;
2023
2024                 if (IS_GEN_I(hpriv)) {
2025                         /* 50xx: no NCQ, only one command active at a time */
2026                         tag = ap->link.active_tag;
2027                 } else {
2028                         /* Gen II/IIE: get command tag from CRPB entry */
2029                         tag = le16_to_cpu(response->id) & 0x1f;
2030                 }
2031                 mv_process_crpb_response(ap, response, tag, ncq_enabled);
2032                 work_done = true;
2033         }
2034
2035         /* Update the software queue position index in hardware */
2036         if (work_done)
2037                 writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) |
2038                          (pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT),
2039                          port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
2040 }
2041
2042 static void mv_port_intr(struct ata_port *ap, u32 port_cause)
2043 {
2044         struct mv_port_priv *pp;
2045         int edma_was_enabled;
2046
2047         if (!ap || (ap->flags & ATA_FLAG_DISABLED)) {
2048                 mv_unexpected_intr(ap, 0);
2049                 return;
2050         }
2051         /*
2052          * Grab a snapshot of the EDMA_EN flag setting,
2053          * so that we have a consistent view for this port,
2054          * even if something we call of our routines changes it.
2055          */
2056         pp = ap->private_data;
2057         edma_was_enabled = (pp->pp_flags & MV_PP_FLAG_EDMA_EN);
2058         /*
2059          * Process completed CRPB response(s) before other events.
2060          */
2061         if (edma_was_enabled && (port_cause & DONE_IRQ)) {
2062                 mv_process_crpb_entries(ap, pp);
2063                 if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH)
2064                         mv_handle_fbs_ncq_dev_err(ap);
2065         }
2066         /*
2067          * Handle chip-reported errors, or continue on to handle PIO.
2068          */
2069         if (unlikely(port_cause & ERR_IRQ)) {
2070                 mv_err_intr(ap);
2071         } else if (!edma_was_enabled) {
2072                 struct ata_queued_cmd *qc = mv_get_active_qc(ap);
2073                 if (qc)
2074                         ata_sff_host_intr(ap, qc);
2075                 else
2076                         mv_unexpected_intr(ap, edma_was_enabled);
2077         }
2078 }
2079
2080 /**
2081  *      mv_host_intr - Handle all interrupts on the given host controller
2082  *      @host: host specific structure
2083  *      @main_irq_cause: Main interrupt cause register for the chip.
2084  *
2085  *      LOCKING:
2086  *      Inherited from caller.
2087  */
2088 static int mv_host_intr(struct ata_host *host, u32 main_irq_cause)
2089 {
2090         struct mv_host_priv *hpriv = host->private_data;
2091         void __iomem *mmio = hpriv->base, *hc_mmio;
2092         unsigned int handled = 0, port;
2093
2094         for (port = 0; port < hpriv->n_ports; port++) {
2095                 struct ata_port *ap = host->ports[port];
2096                 unsigned int p, shift, hardport, port_cause;
2097
2098                 MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
2099                 /*
2100                  * Each hc within the host has its own hc_irq_cause register,
2101                  * where the interrupting ports bits get ack'd.
2102                  */
2103                 if (hardport == 0) {    /* first port on this hc ? */
2104                         u32 hc_cause = (main_irq_cause >> shift) & HC0_IRQ_PEND;
2105                         u32 port_mask, ack_irqs;
2106                         /*
2107                          * Skip this entire hc if nothing pending for any ports
2108                          */
2109                         if (!hc_cause) {
2110                                 port += MV_PORTS_PER_HC - 1;
2111                                 continue;
2112                         }
2113                         /*
2114                          * We don't need/want to read the hc_irq_cause register,
2115                          * because doing so hurts performance, and
2116                          * main_irq_cause already gives us everything we need.
2117                          *
2118                          * But we do have to *write* to the hc_irq_cause to ack
2119                          * the ports that we are handling this time through.
2120                          *
2121                          * This requires that we create a bitmap for those
2122                          * ports which interrupted us, and use that bitmap
2123                          * to ack (only) those ports via hc_irq_cause.
2124                          */
2125                         ack_irqs = 0;
2126                         for (p = 0; p < MV_PORTS_PER_HC; ++p) {
2127                                 if ((port + p) >= hpriv->n_ports)
2128                                         break;
2129                                 port_mask = (DONE_IRQ | ERR_IRQ) << (p * 2);
2130                                 if (hc_cause & port_mask)
2131                                         ack_irqs |= (DMA_IRQ | DEV_IRQ) << p;
2132                         }
2133                         hc_mmio = mv_hc_base_from_port(mmio, port);
2134                         writelfl(~ack_irqs, hc_mmio + HC_IRQ_CAUSE_OFS);
2135                         handled = 1;
2136                 }
2137                 /*
2138                  * Handle interrupts signalled for this port:
2139                  */
2140                 port_cause = (main_irq_cause >> shift) & (DONE_IRQ | ERR_IRQ);
2141                 if (port_cause)
2142                         mv_port_intr(ap, port_cause);
2143         }
2144         return handled;
2145 }
2146
2147 static int mv_pci_error(struct ata_host *host, void __iomem *mmio)
2148 {
2149         struct mv_host_priv *hpriv = host->private_data;
2150         struct ata_port *ap;
2151         struct ata_queued_cmd *qc;
2152         struct ata_eh_info *ehi;
2153         unsigned int i, err_mask, printed = 0;
2154         u32 err_cause;
2155
2156         err_cause = readl(mmio + hpriv->irq_cause_ofs);
2157
2158         dev_printk(KERN_ERR, host->dev, "PCI ERROR; PCI IRQ cause=0x%08x\n",
2159                    err_cause);
2160
2161         DPRINTK("All regs @ PCI error\n");
2162         mv_dump_all_regs(mmio, -1, to_pci_dev(host->dev));
2163
2164         writelfl(0, mmio + hpriv->irq_cause_ofs);
2165
2166         for (i = 0; i < host->n_ports; i++) {
2167                 ap = host->ports[i];
2168                 if (!ata_link_offline(&ap->link)) {
2169                         ehi = &ap->link.eh_info;
2170                         ata_ehi_clear_desc(ehi);
2171                         if (!printed++)
2172                                 ata_ehi_push_desc(ehi,
2173                                         "PCI err cause 0x%08x", err_cause);
2174                         err_mask = AC_ERR_HOST_BUS;
2175                         ehi->action = ATA_EH_RESET;
2176                         qc = ata_qc_from_tag(ap, ap->link.active_tag);
2177                         if (qc)
2178                                 qc->err_mask |= err_mask;
2179                         else
2180                                 ehi->err_mask |= err_mask;
2181
2182                         ata_port_freeze(ap);
2183                 }
2184         }
2185         return 1;       /* handled */
2186 }
2187
2188 /**
2189  *      mv_interrupt - Main interrupt event handler
2190  *      @irq: unused
2191  *      @dev_instance: private data; in this case the host structure
2192  *
2193  *      Read the read only register to determine if any host
2194  *      controllers have pending interrupts.  If so, call lower level
2195  *      routine to handle.  Also check for PCI errors which are only
2196  *      reported here.
2197  *
2198  *      LOCKING:
2199  *      This routine holds the host lock while processing pending
2200  *      interrupts.
2201  */
2202 static irqreturn_t mv_interrupt(int irq, void *dev_instance)
2203 {
2204         struct ata_host *host = dev_instance;
2205         struct mv_host_priv *hpriv = host->private_data;
2206         unsigned int handled = 0;
2207         int using_msi = hpriv->hp_flags & MV_HP_FLAG_MSI;
2208         u32 main_irq_cause, pending_irqs;
2209
2210         spin_lock(&host->lock);
2211
2212         /* for MSI:  block new interrupts while in here */
2213         if (using_msi)
2214                 writel(0, hpriv->main_irq_mask_addr);
2215
2216         main_irq_cause = readl(hpriv->main_irq_cause_addr);
2217         pending_irqs   = main_irq_cause & hpriv->main_irq_mask;
2218         /*
2219          * Deal with cases where we either have nothing pending, or have read
2220          * a bogus register value which can indicate HW removal or PCI fault.
2221          */
2222         if (pending_irqs && main_irq_cause != 0xffffffffU) {
2223                 if (unlikely((pending_irqs & PCI_ERR) && !IS_SOC(hpriv)))
2224                         handled = mv_pci_error(host, hpriv->base);
2225                 else
2226                         handled = mv_host_intr(host, pending_irqs);
2227         }
2228
2229         /* for MSI: unmask; interrupt cause bits will retrigger now */
2230         if (using_msi)
2231                 writel(hpriv->main_irq_mask, hpriv->main_irq_mask_addr);
2232
2233         spin_unlock(&host->lock);
2234
2235         return IRQ_RETVAL(handled);
2236 }
2237
2238 static unsigned int mv5_scr_offset(unsigned int sc_reg_in)
2239 {
2240         unsigned int ofs;
2241
2242         switch (sc_reg_in) {
2243         case SCR_STATUS:
2244         case SCR_ERROR:
2245         case SCR_CONTROL:
2246                 ofs = sc_reg_in * sizeof(u32);
2247                 break;
2248         default:
2249                 ofs = 0xffffffffU;
2250                 break;
2251         }
2252         return ofs;
2253 }
2254
2255 static int mv5_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val)
2256 {
2257         struct mv_host_priv *hpriv = link->ap->host->private_data;
2258         void __iomem *mmio = hpriv->base;
2259         void __iomem *addr = mv5_phy_base(mmio, link->ap->port_no);
2260         unsigned int ofs = mv5_scr_offset(sc_reg_in);
2261
2262         if (ofs != 0xffffffffU) {
2263                 *val = readl(addr + ofs);
2264                 return 0;
2265         } else
2266                 return -EINVAL;
2267 }
2268
2269 static int mv5_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val)
2270 {
2271         struct mv_host_priv *hpriv = link->ap->host->private_data;
2272         void __iomem *mmio = hpriv->base;
2273         void __iomem *addr = mv5_phy_base(mmio, link->ap->port_no);
2274         unsigned int ofs = mv5_scr_offset(sc_reg_in);
2275
2276         if (ofs != 0xffffffffU) {
2277                 writelfl(val, addr + ofs);
2278                 return 0;
2279         } else
2280                 return -EINVAL;
2281 }
2282
2283 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio)
2284 {
2285         struct pci_dev *pdev = to_pci_dev(host->dev);
2286         int early_5080;
2287
2288         early_5080 = (pdev->device == 0x5080) && (pdev->revision == 0);
2289
2290         if (!early_5080) {
2291                 u32 tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
2292                 tmp |= (1 << 0);
2293                 writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
2294         }
2295
2296         mv_reset_pci_bus(host, mmio);
2297 }
2298
2299 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
2300 {
2301         writel(0x0fcfffff, mmio + MV_FLASH_CTL_OFS);
2302 }
2303
2304 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
2305                            void __iomem *mmio)
2306 {
2307         void __iomem *phy_mmio = mv5_phy_base(mmio, idx);
2308         u32 tmp;
2309
2310         tmp = readl(phy_mmio + MV5_PHY_MODE);
2311
2312         hpriv->signal[idx].pre = tmp & 0x1800;  /* bits 12:11 */
2313         hpriv->signal[idx].amps = tmp & 0xe0;   /* bits 7:5 */
2314 }
2315
2316 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
2317 {
2318         u32 tmp;
2319
2320         writel(0, mmio + MV_GPIO_PORT_CTL_OFS);
2321
2322         /* FIXME: handle MV_HP_ERRATA_50XXB2 errata */
2323
2324         tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
2325         tmp |= ~(1 << 0);
2326         writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
2327 }
2328
2329 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
2330                            unsigned int port)
2331 {
2332         void __iomem *phy_mmio = mv5_phy_base(mmio, port);
2333         const u32 mask = (1<<12) | (1<<11) | (1<<7) | (1<<6) | (1<<5);
2334         u32 tmp;
2335         int fix_apm_sq = (hpriv->hp_flags & MV_HP_ERRATA_50XXB0);
2336
2337         if (fix_apm_sq) {
2338                 tmp = readl(phy_mmio + MV5_LTMODE_OFS);
2339                 tmp |= (1 << 19);
2340                 writel(tmp, phy_mmio + MV5_LTMODE_OFS);
2341
2342                 tmp = readl(phy_mmio + MV5_PHY_CTL_OFS);
2343                 tmp &= ~0x3;
2344                 tmp |= 0x1;
2345                 writel(tmp, phy_mmio + MV5_PHY_CTL_OFS);
2346         }
2347
2348         tmp = readl(phy_mmio + MV5_PHY_MODE);
2349         tmp &= ~mask;
2350         tmp |= hpriv->signal[port].pre;
2351         tmp |= hpriv->signal[port].amps;
2352         writel(tmp, phy_mmio + MV5_PHY_MODE);
2353 }
2354
2355
2356 #undef ZERO
2357 #define ZERO(reg) writel(0, port_mmio + (reg))
2358 static void mv5_reset_hc_port(struct mv_host_priv *hpriv, void __iomem *mmio,
2359                              unsigned int port)
2360 {
2361         void __iomem *port_mmio = mv_port_base(mmio, port);
2362
2363         mv_reset_channel(hpriv, mmio, port);
2364
2365         ZERO(0x028);    /* command */
2366         writel(0x11f, port_mmio + EDMA_CFG_OFS);
2367         ZERO(0x004);    /* timer */
2368         ZERO(0x008);    /* irq err cause */
2369         ZERO(0x00c);    /* irq err mask */
2370         ZERO(0x010);    /* rq bah */
2371         ZERO(0x014);    /* rq inp */
2372         ZERO(0x018);    /* rq outp */
2373         ZERO(0x01c);    /* respq bah */
2374         ZERO(0x024);    /* respq outp */
2375         ZERO(0x020);    /* respq inp */
2376         ZERO(0x02c);    /* test control */
2377         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT_OFS);
2378 }
2379 #undef ZERO
2380
2381 #define ZERO(reg) writel(0, hc_mmio + (reg))
2382 static void mv5_reset_one_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
2383                         unsigned int hc)
2384 {
2385         void __iomem *hc_mmio = mv_hc_base(mmio, hc);
2386         u32 tmp;
2387
2388         ZERO(0x00c);
2389         ZERO(0x010);
2390         ZERO(0x014);
2391         ZERO(0x018);
2392
2393         tmp = readl(hc_mmio + 0x20);
2394         tmp &= 0x1c1c1c1c;
2395         tmp |= 0x03030303;
2396         writel(tmp, hc_mmio + 0x20);
2397 }
2398 #undef ZERO
2399
2400 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
2401                         unsigned int n_hc)
2402 {
2403         unsigned int hc, port;
2404
2405         for (hc = 0; hc < n_hc; hc++) {
2406                 for (port = 0; port < MV_PORTS_PER_HC; port++)
2407                         mv5_reset_hc_port(hpriv, mmio,
2408                                           (hc * MV_PORTS_PER_HC) + port);
2409
2410                 mv5_reset_one_hc(hpriv, mmio, hc);
2411         }
2412
2413         return 0;
2414 }
2415
2416 #undef ZERO
2417 #define ZERO(reg) writel(0, mmio + (reg))
2418 static void mv_reset_pci_bus(struct ata_host *host, void __iomem *mmio)
2419 {
2420         struct mv_host_priv *hpriv = host->private_data;
2421         u32 tmp;
2422
2423         tmp = readl(mmio + MV_PCI_MODE_OFS);
2424         tmp &= 0xff00ffff;
2425         writel(tmp, mmio + MV_PCI_MODE_OFS);
2426
2427         ZERO(MV_PCI_DISC_TIMER);
2428         ZERO(MV_PCI_MSI_TRIGGER);
2429         writel(0x000100ff, mmio + MV_PCI_XBAR_TMOUT_OFS);
2430         ZERO(MV_PCI_SERR_MASK);
2431         ZERO(hpriv->irq_cause_ofs);
2432         ZERO(hpriv->irq_mask_ofs);
2433         ZERO(MV_PCI_ERR_LOW_ADDRESS);
2434         ZERO(MV_PCI_ERR_HIGH_ADDRESS);
2435         ZERO(MV_PCI_ERR_ATTRIBUTE);
2436         ZERO(MV_PCI_ERR_COMMAND);
2437 }
2438 #undef ZERO
2439
2440 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
2441 {
2442         u32 tmp;
2443
2444         mv5_reset_flash(hpriv, mmio);
2445
2446         tmp = readl(mmio + MV_GPIO_PORT_CTL_OFS);
2447         tmp &= 0x3;
2448         tmp |= (1 << 5) | (1 << 6);
2449         writel(tmp, mmio + MV_GPIO_PORT_CTL_OFS);
2450 }
2451
2452 /**
2453  *      mv6_reset_hc - Perform the 6xxx global soft reset
2454  *      @mmio: base address of the HBA
2455  *
2456  *      This routine only applies to 6xxx parts.
2457  *
2458  *      LOCKING:
2459  *      Inherited from caller.
2460  */
2461 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
2462                         unsigned int n_hc)
2463 {
2464         void __iomem *reg = mmio + PCI_MAIN_CMD_STS_OFS;
2465         int i, rc = 0;
2466         u32 t;
2467
2468         /* Following procedure defined in PCI "main command and status
2469          * register" table.
2470          */
2471         t = readl(reg);
2472         writel(t | STOP_PCI_MASTER, reg);
2473
2474         for (i = 0; i < 1000; i++) {
2475                 udelay(1);
2476                 t = readl(reg);
2477                 if (PCI_MASTER_EMPTY & t)
2478                         break;
2479         }
2480         if (!(PCI_MASTER_EMPTY & t)) {
2481                 printk(KERN_ERR DRV_NAME ": PCI master won't flush\n");
2482                 rc = 1;
2483                 goto done;
2484         }
2485
2486         /* set reset */
2487         i = 5;
2488         do {
2489                 writel(t | GLOB_SFT_RST, reg);
2490                 t = readl(reg);
2491                 udelay(1);
2492         } while (!(GLOB_SFT_RST & t) && (i-- > 0));
2493
2494         if (!(GLOB_SFT_RST & t)) {
2495                 printk(KERN_ERR DRV_NAME ": can't set global reset\n");
2496                 rc = 1;
2497                 goto done;
2498         }
2499
2500         /* clear reset and *reenable the PCI master* (not mentioned in spec) */
2501         i = 5;
2502         do {
2503                 writel(t & ~(GLOB_SFT_RST | STOP_PCI_MASTER), reg);
2504                 t = readl(reg);
2505                 udelay(1);
2506         } while ((GLOB_SFT_RST & t) && (i-- > 0));
2507
2508         if (GLOB_SFT_RST & t) {
2509                 printk(KERN_ERR DRV_NAME ": can't clear global reset\n");
2510                 rc = 1;
2511         }
2512 done:
2513         return rc;
2514 }
2515
2516 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
2517                            void __iomem *mmio)
2518 {
2519         void __iomem *port_mmio;
2520         u32 tmp;
2521
2522         tmp = readl(mmio + MV_RESET_CFG_OFS);
2523         if ((tmp & (1 << 0)) == 0) {
2524                 hpriv->signal[idx].amps = 0x7 << 8;
2525                 hpriv->signal[idx].pre = 0x1 << 5;
2526                 return;
2527         }
2528
2529         port_mmio = mv_port_base(mmio, idx);
2530         tmp = readl(port_mmio + PHY_MODE2);
2531
2532         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
2533         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
2534 }
2535
2536 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
2537 {
2538         writel(0x00000060, mmio + MV_GPIO_PORT_CTL_OFS);
2539 }
2540
2541 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
2542                            unsigned int port)
2543 {
2544         void __iomem *port_mmio = mv_port_base(mmio, port);
2545
2546         u32 hp_flags = hpriv->hp_flags;
2547         int fix_phy_mode2 =
2548                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
2549         int fix_phy_mode4 =
2550                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
2551         u32 m2, m3;
2552
2553         if (fix_phy_mode2) {
2554                 m2 = readl(port_mmio + PHY_MODE2);
2555                 m2 &= ~(1 << 16);
2556                 m2 |= (1 << 31);
2557                 writel(m2, port_mmio + PHY_MODE2);
2558
2559                 udelay(200);
2560
2561                 m2 = readl(port_mmio + PHY_MODE2);
2562                 m2 &= ~((1 << 16) | (1 << 31));
2563                 writel(m2, port_mmio + PHY_MODE2);
2564
2565                 udelay(200);
2566         }
2567
2568         /*
2569          * Gen-II/IIe PHY_MODE3 errata RM#2:
2570          * Achieves better receiver noise performance than the h/w default:
2571          */
2572         m3 = readl(port_mmio + PHY_MODE3);
2573         m3 = (m3 & 0x1f) | (0x5555601 << 5);
2574
2575         /* Guideline 88F5182 (GL# SATA-S11) */
2576         if (IS_SOC(hpriv))
2577                 m3 &= ~0x1c;
2578
2579         if (fix_phy_mode4) {
2580                 u32 m4 = readl(port_mmio + PHY_MODE4);
2581                 /*
2582                  * Enforce reserved-bit restrictions on GenIIe devices only.
2583                  * For earlier chipsets, force only the internal config field
2584                  *  (workaround for errata FEr SATA#10 part 1).
2585                  */
2586                 if (IS_GEN_IIE(hpriv))
2587                         m4 = (m4 & ~PHY_MODE4_RSVD_ZEROS) | PHY_MODE4_RSVD_ONES;
2588                 else
2589                         m4 = (m4 & ~PHY_MODE4_CFG_MASK) | PHY_MODE4_CFG_VALUE;
2590                 writel(m4, port_mmio + PHY_MODE4);
2591         }
2592         /*
2593          * Workaround for 60x1-B2 errata SATA#13:
2594          * Any write to PHY_MODE4 (above) may corrupt PHY_MODE3,
2595          * so we must always rewrite PHY_MODE3 after PHY_MODE4.
2596          */
2597         writel(m3, port_mmio + PHY_MODE3);
2598
2599         /* Revert values of pre-emphasis and signal amps to the saved ones */
2600         m2 = readl(port_mmio + PHY_MODE2);
2601
2602         m2 &= ~MV_M2_PREAMP_MASK;
2603         m2 |= hpriv->signal[port].amps;
2604         m2 |= hpriv->signal[port].pre;
2605         m2 &= ~(1 << 16);
2606
2607         /* according to mvSata 3.6.1, some IIE values are fixed */
2608         if (IS_GEN_IIE(hpriv)) {
2609                 m2 &= ~0xC30FF01F;
2610                 m2 |= 0x0000900F;
2611         }
2612
2613         writel(m2, port_mmio + PHY_MODE2);
2614 }
2615
2616 /* TODO: use the generic LED interface to configure the SATA Presence */
2617 /* & Acitivy LEDs on the board */
2618 static void mv_soc_enable_leds(struct mv_host_priv *hpriv,
2619                                       void __iomem *mmio)
2620 {
2621         return;
2622 }
2623
2624 static void mv_soc_read_preamp(struct mv_host_priv *hpriv, int idx,
2625                            void __iomem *mmio)
2626 {
2627         void __iomem *port_mmio;
2628         u32 tmp;
2629
2630         port_mmio = mv_port_base(mmio, idx);
2631         tmp = readl(port_mmio + PHY_MODE2);
2632
2633         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
2634         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
2635 }
2636
2637 #undef ZERO
2638 #define ZERO(reg) writel(0, port_mmio + (reg))
2639 static void mv_soc_reset_hc_port(struct mv_host_priv *hpriv,
2640                                         void __iomem *mmio, unsigned int port)
2641 {
2642         void __iomem *port_mmio = mv_port_base(mmio, port);
2643
2644         mv_reset_channel(hpriv, mmio, port);
2645
2646         ZERO(0x028);            /* command */
2647         writel(0x101f, port_mmio + EDMA_CFG_OFS);
2648         ZERO(0x004);            /* timer */
2649         ZERO(0x008);            /* irq err cause */
2650         ZERO(0x00c);            /* irq err mask */
2651         ZERO(0x010);            /* rq bah */
2652         ZERO(0x014);            /* rq inp */
2653         ZERO(0x018);            /* rq outp */
2654         ZERO(0x01c);            /* respq bah */
2655         ZERO(0x024);            /* respq outp */
2656         ZERO(0x020);            /* respq inp */
2657         ZERO(0x02c);            /* test control */
2658         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT_OFS);
2659 }
2660
2661 #undef ZERO
2662
2663 #define ZERO(reg) writel(0, hc_mmio + (reg))
2664 static void mv_soc_reset_one_hc(struct mv_host_priv *hpriv,
2665                                        void __iomem *mmio)
2666 {
2667         void __iomem *hc_mmio = mv_hc_base(mmio, 0);
2668
2669         ZERO(0x00c);
2670         ZERO(0x010);
2671         ZERO(0x014);
2672
2673 }
2674
2675 #undef ZERO
2676
2677 static int mv_soc_reset_hc(struct mv_host_priv *hpriv,
2678                                   void __iomem *mmio, unsigned int n_hc)
2679 {
2680         unsigned int port;
2681
2682         for (port = 0; port < hpriv->n_ports; port++)
2683                 mv_soc_reset_hc_port(hpriv, mmio, port);
2684
2685         mv_soc_reset_one_hc(hpriv, mmio);
2686
2687         return 0;
2688 }
2689
2690 static void mv_soc_reset_flash(struct mv_host_priv *hpriv,
2691                                       void __iomem *mmio)
2692 {
2693         return;
2694 }
2695
2696 static void mv_soc_reset_bus(struct ata_host *host, void __iomem *mmio)
2697 {
2698         return;
2699 }
2700
2701 static void mv_setup_ifcfg(void __iomem *port_mmio, int want_gen2i)
2702 {
2703         u32 ifcfg = readl(port_mmio + SATA_INTERFACE_CFG_OFS);
2704
2705         ifcfg = (ifcfg & 0xf7f) | 0x9b1000;     /* from chip spec */
2706         if (want_gen2i)
2707                 ifcfg |= (1 << 7);              /* enable gen2i speed */
2708         writelfl(ifcfg, port_mmio + SATA_INTERFACE_CFG_OFS);
2709 }
2710
2711 static void mv_reset_channel(struct mv_host_priv *hpriv, void __iomem *mmio,
2712                              unsigned int port_no)
2713 {
2714         void __iomem *port_mmio = mv_port_base(mmio, port_no);
2715
2716         /*
2717          * The datasheet warns against setting EDMA_RESET when EDMA is active
2718          * (but doesn't say what the problem might be).  So we first try
2719          * to disable the EDMA engine before doing the EDMA_RESET operation.
2720          */
2721         mv_stop_edma_engine(port_mmio);
2722         writelfl(EDMA_RESET, port_mmio + EDMA_CMD_OFS);
2723
2724         if (!IS_GEN_I(hpriv)) {
2725                 /* Enable 3.0gb/s link speed: this survives EDMA_RESET */
2726                 mv_setup_ifcfg(port_mmio, 1);
2727         }
2728         /*
2729          * Strobing EDMA_RESET here causes a hard reset of the SATA transport,
2730          * link, and physical layers.  It resets all SATA interface registers
2731          * (except for SATA_INTERFACE_CFG), and issues a COMRESET to the dev.
2732          */
2733         writelfl(EDMA_RESET, port_mmio + EDMA_CMD_OFS);
2734         udelay(25);     /* allow reset propagation */
2735         writelfl(0, port_mmio + EDMA_CMD_OFS);
2736
2737         hpriv->ops->phy_errata(hpriv, mmio, port_no);
2738
2739         if (IS_GEN_I(hpriv))
2740                 mdelay(1);
2741 }
2742
2743 static void mv_pmp_select(struct ata_port *ap, int pmp)
2744 {
2745         if (sata_pmp_supported(ap)) {
2746                 void __iomem *port_mmio = mv_ap_base(ap);
2747                 u32 reg = readl(port_mmio + SATA_IFCTL_OFS);
2748                 int old = reg & 0xf;
2749
2750                 if (old != pmp) {
2751                         reg = (reg & ~0xf) | pmp;
2752                         writelfl(reg, port_mmio + SATA_IFCTL_OFS);
2753                 }
2754         }
2755 }
2756
2757 static int mv_pmp_hardreset(struct ata_link *link, unsigned int *class,
2758                                 unsigned long deadline)
2759 {
2760         mv_pmp_select(link->ap, sata_srst_pmp(link));
2761         return sata_std_hardreset(link, class, deadline);
2762 }
2763
2764 static int mv_softreset(struct ata_link *link, unsigned int *class,
2765                                 unsigned long deadline)
2766 {
2767         mv_pmp_select(link->ap, sata_srst_pmp(link));
2768         return ata_sff_softreset(link, class, deadline);
2769 }
2770
2771 static int mv_hardreset(struct ata_link *link, unsigned int *class,
2772                         unsigned long deadline)
2773 {
2774         struct ata_port *ap = link->ap;
2775         struct mv_host_priv *hpriv = ap->host->private_data;
2776         struct mv_port_priv *pp = ap->private_data;
2777         void __iomem *mmio = hpriv->base;
2778         int rc, attempts = 0, extra = 0;
2779         u32 sstatus;
2780         bool online;
2781
2782         mv_reset_channel(hpriv, mmio, ap->port_no);
2783         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
2784
2785         /* Workaround for errata FEr SATA#10 (part 2) */
2786         do {
2787                 const unsigned long *timing =
2788                                 sata_ehc_deb_timing(&link->eh_context);
2789
2790                 rc = sata_link_hardreset(link, timing, deadline + extra,
2791                                          &online, NULL);
2792                 rc = online ? -EAGAIN : rc;
2793                 if (rc)
2794                         return rc;
2795                 sata_scr_read(link, SCR_STATUS, &sstatus);
2796                 if (!IS_GEN_I(hpriv) && ++attempts >= 5 && sstatus == 0x121) {
2797                         /* Force 1.5gb/s link speed and try again */
2798                         mv_setup_ifcfg(mv_ap_base(ap), 0);
2799                         if (time_after(jiffies + HZ, deadline))
2800                                 extra = HZ; /* only extend it once, max */
2801                 }
2802         } while (sstatus != 0x0 && sstatus != 0x113 && sstatus != 0x123);
2803
2804         return rc;
2805 }
2806
2807 static void mv_eh_freeze(struct ata_port *ap)
2808 {
2809         mv_stop_edma(ap);
2810         mv_enable_port_irqs(ap, 0);
2811 }
2812
2813 static void mv_eh_thaw(struct ata_port *ap)
2814 {
2815         struct mv_host_priv *hpriv = ap->host->private_data;
2816         unsigned int port = ap->port_no;
2817         unsigned int hardport = mv_hardport_from_port(port);
2818         void __iomem *hc_mmio = mv_hc_base_from_port(hpriv->base, port);
2819         void __iomem *port_mmio = mv_ap_base(ap);
2820         u32 hc_irq_cause;
2821
2822         /* clear EDMA errors on this port */
2823         writel(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
2824
2825         /* clear pending irq events */
2826         hc_irq_cause = ~((DEV_IRQ | DMA_IRQ) << hardport);
2827         writelfl(hc_irq_cause, hc_mmio + HC_IRQ_CAUSE_OFS);
2828
2829         mv_enable_port_irqs(ap, ERR_IRQ);
2830 }
2831
2832 /**
2833  *      mv_port_init - Perform some early initialization on a single port.
2834  *      @port: libata data structure storing shadow register addresses
2835  *      @port_mmio: base address of the port
2836  *
2837  *      Initialize shadow register mmio addresses, clear outstanding
2838  *      interrupts on the port, and unmask interrupts for the future
2839  *      start of the port.
2840  *
2841  *      LOCKING:
2842  *      Inherited from caller.
2843  */
2844 static void mv_port_init(struct ata_ioports *port,  void __iomem *port_mmio)
2845 {
2846         void __iomem *shd_base = port_mmio + SHD_BLK_OFS;
2847         unsigned serr_ofs;
2848
2849         /* PIO related setup
2850          */
2851         port->data_addr = shd_base + (sizeof(u32) * ATA_REG_DATA);
2852         port->error_addr =
2853                 port->feature_addr = shd_base + (sizeof(u32) * ATA_REG_ERR);
2854         port->nsect_addr = shd_base + (sizeof(u32) * ATA_REG_NSECT);
2855         port->lbal_addr = shd_base + (sizeof(u32) * ATA_REG_LBAL);
2856         port->lbam_addr = shd_base + (sizeof(u32) * ATA_REG_LBAM);
2857         port->lbah_addr = shd_base + (sizeof(u32) * ATA_REG_LBAH);
2858         port->device_addr = shd_base + (sizeof(u32) * ATA_REG_DEVICE);
2859         port->status_addr =
2860                 port->command_addr = shd_base + (sizeof(u32) * ATA_REG_STATUS);
2861         /* special case: control/altstatus doesn't have ATA_REG_ address */
2862         port->altstatus_addr = port->ctl_addr = shd_base + SHD_CTL_AST_OFS;
2863
2864         /* unused: */
2865         port->cmd_addr = port->bmdma_addr = port->scr_addr = NULL;
2866
2867         /* Clear any currently outstanding port interrupt conditions */
2868         serr_ofs = mv_scr_offset(SCR_ERROR);
2869         writelfl(readl(port_mmio + serr_ofs), port_mmio + serr_ofs);
2870         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
2871
2872         /* unmask all non-transient EDMA error interrupts */
2873         writelfl(~EDMA_ERR_IRQ_TRANSIENT, port_mmio + EDMA_ERR_IRQ_MASK_OFS);
2874
2875         VPRINTK("EDMA cfg=0x%08x EDMA IRQ err cause/mask=0x%08x/0x%08x\n",
2876                 readl(port_mmio + EDMA_CFG_OFS),
2877                 readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS),
2878                 readl(port_mmio + EDMA_ERR_IRQ_MASK_OFS));
2879 }
2880
2881 static unsigned int mv_in_pcix_mode(struct ata_host *host)
2882 {
2883         struct mv_host_priv *hpriv = host->private_data;
2884         void __iomem *mmio = hpriv->base;
2885         u32 reg;
2886
2887         if (IS_SOC(hpriv) || !IS_PCIE(hpriv))
2888                 return 0;       /* not PCI-X capable */
2889         reg = readl(mmio + MV_PCI_MODE_OFS);
2890         if ((reg & MV_PCI_MODE_MASK) == 0)
2891                 return 0;       /* conventional PCI mode */
2892         return 1;       /* chip is in PCI-X mode */
2893 }
2894
2895 static int mv_pci_cut_through_okay(struct ata_host *host)
2896 {
2897         struct mv_host_priv *hpriv = host->private_data;
2898         void __iomem *mmio = hpriv->base;
2899         u32 reg;
2900
2901         if (!mv_in_pcix_mode(host)) {
2902                 reg = readl(mmio + PCI_COMMAND_OFS);
2903                 if (reg & PCI_COMMAND_MRDTRIG)
2904                         return 0; /* not okay */
2905         }
2906         return 1; /* okay */
2907 }
2908
2909 static int mv_chip_id(struct ata_host *host, unsigned int board_idx)
2910 {
2911         struct pci_dev *pdev = to_pci_dev(host->dev);
2912         struct mv_host_priv *hpriv = host->private_data;
2913         u32 hp_flags = hpriv->hp_flags;
2914
2915         switch (board_idx) {
2916         case chip_5080:
2917                 hpriv->ops = &mv5xxx_ops;
2918                 hp_flags |= MV_HP_GEN_I;
2919
2920                 switch (pdev->revision) {
2921                 case 0x1:
2922                         hp_flags |= MV_HP_ERRATA_50XXB0;
2923                         break;
2924                 case 0x3:
2925                         hp_flags |= MV_HP_ERRATA_50XXB2;
2926                         break;
2927                 default:
2928                         dev_printk(KERN_WARNING, &pdev->dev,
2929                            "Applying 50XXB2 workarounds to unknown rev\n");
2930                         hp_flags |= MV_HP_ERRATA_50XXB2;
2931                         break;
2932                 }
2933                 break;
2934
2935         case chip_504x:
2936         case chip_508x:
2937                 hpriv->ops = &mv5xxx_ops;
2938                 hp_flags |= MV_HP_GEN_I;
2939
2940                 switch (pdev->revision) {
2941                 case 0x0:
2942                         hp_flags |= MV_HP_ERRATA_50XXB0;
2943                         break;
2944                 case 0x3:
2945                         hp_flags |= MV_HP_ERRATA_50XXB2;
2946                         break;
2947                 default:
2948                         dev_printk(KERN_WARNING, &pdev->dev,
2949                            "Applying B2 workarounds to unknown rev\n");
2950                         hp_flags |= MV_HP_ERRATA_50XXB2;
2951                         break;
2952                 }
2953                 break;
2954
2955         case chip_604x:
2956         case chip_608x:
2957                 hpriv->ops = &mv6xxx_ops;
2958                 hp_flags |= MV_HP_GEN_II;
2959
2960                 switch (pdev->revision) {
2961                 case 0x7:
2962                         hp_flags |= MV_HP_ERRATA_60X1B2;
2963                         break;
2964                 case 0x9:
2965                         hp_flags |= MV_HP_ERRATA_60X1C0;
2966                         break;
2967                 default:
2968                         dev_printk(KERN_WARNING, &pdev->dev,
2969                                    "Applying B2 workarounds to unknown rev\n");
2970                         hp_flags |= MV_HP_ERRATA_60X1B2;
2971                         break;
2972                 }
2973                 break;
2974
2975         case chip_7042:
2976                 hp_flags |= MV_HP_PCIE | MV_HP_CUT_THROUGH;
2977                 if (pdev->vendor == PCI_VENDOR_ID_TTI &&
2978                     (pdev->device == 0x2300 || pdev->device == 0x2310))
2979                 {
2980                         /*
2981                          * Highpoint RocketRAID PCIe 23xx series cards:
2982                          *
2983                          * Unconfigured drives are treated as "Legacy"
2984                          * by the BIOS, and it overwrites sector 8 with
2985                          * a "Lgcy" metadata block prior to Linux boot.
2986                          *
2987                          * Configured drives (RAID or JBOD) leave sector 8
2988                          * alone, but instead overwrite a high numbered
2989                          * sector for the RAID metadata.  This sector can
2990                          * be determined exactly, by truncating the physical
2991                          * drive capacity to a nice even GB value.
2992                          *
2993                          * RAID metadata is at: (dev->n_sectors & ~0xfffff)
2994                          *
2995                          * Warn the user, lest they think we're just buggy.
2996                          */
2997                         printk(KERN_WARNING DRV_NAME ": Highpoint RocketRAID"
2998                                 " BIOS CORRUPTS DATA on all attached drives,"
2999                                 " regardless of if/how they are configured."
3000                                 " BEWARE!\n");
3001                         printk(KERN_WARNING DRV_NAME ": For data safety, do not"
3002                                 " use sectors 8-9 on \"Legacy\" drives,"
3003                                 " and avoid the final two gigabytes on"
3004                                 " all RocketRAID BIOS initialized drives.\n");
3005                 }
3006                 /* drop through */
3007         case chip_6042:
3008                 hpriv->ops = &mv6xxx_ops;
3009                 hp_flags |= MV_HP_GEN_IIE;
3010                 if (board_idx == chip_6042 && mv_pci_cut_through_okay(host))
3011                         hp_flags |= MV_HP_CUT_THROUGH;
3012
3013                 switch (pdev->revision) {
3014                 case 0x2: /* Rev.B0: the first/only public release */
3015                         hp_flags |= MV_HP_ERRATA_60X1C0;
3016                         break;
3017                 default:
3018                         dev_printk(KERN_WARNING, &pdev->dev,
3019                            "Applying 60X1C0 workarounds to unknown rev\n");
3020                         hp_flags |= MV_HP_ERRATA_60X1C0;
3021                         break;
3022                 }
3023                 break;
3024         case chip_soc:
3025                 hpriv->ops = &mv_soc_ops;
3026                 hp_flags |= MV_HP_FLAG_SOC | MV_HP_GEN_IIE |
3027                         MV_HP_ERRATA_60X1C0;
3028                 break;
3029
3030         default:
3031                 dev_printk(KERN_ERR, host->dev,
3032                            "BUG: invalid board index %u\n", board_idx);
3033                 return 1;
3034         }
3035
3036         hpriv->hp_flags = hp_flags;
3037         if (hp_flags & MV_HP_PCIE) {
3038                 hpriv->irq_cause_ofs    = PCIE_IRQ_CAUSE_OFS;
3039                 hpriv->irq_mask_ofs     = PCIE_IRQ_MASK_OFS;
3040                 hpriv->unmask_all_irqs  = PCIE_UNMASK_ALL_IRQS;
3041         } else {
3042                 hpriv->irq_cause_ofs    = PCI_IRQ_CAUSE_OFS;
3043                 hpriv->irq_mask_ofs     = PCI_IRQ_MASK_OFS;
3044                 hpriv->unmask_all_irqs  = PCI_UNMASK_ALL_IRQS;
3045         }
3046
3047         return 0;
3048 }
3049
3050 /**
3051  *      mv_init_host - Perform some early initialization of the host.
3052  *      @host: ATA host to initialize
3053  *      @board_idx: controller index
3054  *
3055  *      If possible, do an early global reset of the host.  Then do
3056  *      our port init and clear/unmask all/relevant host interrupts.
3057  *
3058  *      LOCKING:
3059  *      Inherited from caller.
3060  */
3061 static int mv_init_host(struct ata_host *host, unsigned int board_idx)
3062 {
3063         int rc = 0, n_hc, port, hc;
3064         struct mv_host_priv *hpriv = host->private_data;
3065         void __iomem *mmio = hpriv->base;
3066
3067         rc = mv_chip_id(host, board_idx);
3068         if (rc)
3069                 goto done;
3070
3071         if (IS_SOC(hpriv)) {
3072                 hpriv->main_irq_cause_addr = mmio + SOC_HC_MAIN_IRQ_CAUSE_OFS;
3073                 hpriv->main_irq_mask_addr  = mmio + SOC_HC_MAIN_IRQ_MASK_OFS;
3074         } else {
3075                 hpriv->main_irq_cause_addr = mmio + PCI_HC_MAIN_IRQ_CAUSE_OFS;
3076                 hpriv->main_irq_mask_addr  = mmio + PCI_HC_MAIN_IRQ_MASK_OFS;
3077         }
3078
3079         /* initialize shadow irq mask with register's value */
3080         hpriv->main_irq_mask = readl(hpriv->main_irq_mask_addr);
3081
3082         /* global interrupt mask: 0 == mask everything */
3083         mv_set_main_irq_mask(host, ~0, 0);
3084
3085         n_hc = mv_get_hc_count(host->ports[0]->flags);
3086
3087         for (port = 0; port < host->n_ports; port++)
3088                 hpriv->ops->read_preamp(hpriv, port, mmio);
3089
3090         rc = hpriv->ops->reset_hc(hpriv, mmio, n_hc);
3091         if (rc)
3092                 goto done;
3093
3094         hpriv->ops->reset_flash(hpriv, mmio);
3095         hpriv->ops->reset_bus(host, mmio);
3096         hpriv->ops->enable_leds(hpriv, mmio);
3097
3098         for (port = 0; port < host->n_ports; port++) {
3099                 struct ata_port *ap = host->ports[port];
3100                 void __iomem *port_mmio = mv_port_base(mmio, port);
3101
3102                 mv_port_init(&ap->ioaddr, port_mmio);
3103
3104 #ifdef CONFIG_PCI
3105                 if (!IS_SOC(hpriv)) {
3106                         unsigned int offset = port_mmio - mmio;
3107                         ata_port_pbar_desc(ap, MV_PRIMARY_BAR, -1, "mmio");
3108                         ata_port_pbar_desc(ap, MV_PRIMARY_BAR, offset, "port");
3109                 }
3110 #endif
3111         }
3112
3113         for (hc = 0; hc < n_hc; hc++) {
3114                 void __iomem *hc_mmio = mv_hc_base(mmio, hc);
3115
3116                 VPRINTK("HC%i: HC config=0x%08x HC IRQ cause "
3117                         "(before clear)=0x%08x\n", hc,
3118                         readl(hc_mmio + HC_CFG_OFS),
3119                         readl(hc_mmio + HC_IRQ_CAUSE_OFS));
3120
3121                 /* Clear any currently outstanding hc interrupt conditions */
3122                 writelfl(0, hc_mmio + HC_IRQ_CAUSE_OFS);
3123         }
3124
3125         /* Clear any currently outstanding host interrupt conditions */
3126         writelfl(0, mmio + hpriv->irq_cause_ofs);
3127
3128         /* and unmask interrupt generation for host regs */
3129         writelfl(hpriv->unmask_all_irqs, mmio + hpriv->irq_mask_ofs);
3130
3131         /*
3132          * enable only global host interrupts for now.
3133          * The per-port interrupts get done later as ports are set up.
3134          */
3135         mv_set_main_irq_mask(host, 0, PCI_ERR);
3136 done:
3137         return rc;
3138 }
3139
3140 static int mv_create_dma_pools(struct mv_host_priv *hpriv, struct device *dev)
3141 {
3142         hpriv->crqb_pool   = dmam_pool_create("crqb_q", dev, MV_CRQB_Q_SZ,
3143                                                              MV_CRQB_Q_SZ, 0);
3144         if (!hpriv->crqb_pool)
3145                 return -ENOMEM;
3146
3147         hpriv->crpb_pool   = dmam_pool_create("crpb_q", dev, MV_CRPB_Q_SZ,
3148                                                              MV_CRPB_Q_SZ, 0);
3149         if (!hpriv->crpb_pool)
3150                 return -ENOMEM;
3151
3152         hpriv->sg_tbl_pool = dmam_pool_create("sg_tbl", dev, MV_SG_TBL_SZ,
3153                                                              MV_SG_TBL_SZ, 0);
3154         if (!hpriv->sg_tbl_pool)
3155                 return -ENOMEM;
3156
3157         return 0;
3158 }
3159
3160 static void mv_conf_mbus_windows(struct mv_host_priv *hpriv,
3161                                  struct mbus_dram_target_info *dram)
3162 {
3163         int i;
3164
3165         for (i = 0; i < 4; i++) {
3166                 writel(0, hpriv->base + WINDOW_CTRL(i));
3167                 writel(0, hpriv->base + WINDOW_BASE(i));
3168         }
3169
3170         for (i = 0; i < dram->num_cs; i++) {
3171                 struct mbus_dram_window *cs = dram->cs + i;
3172
3173                 writel(((cs->size - 1) & 0xffff0000) |
3174                         (cs->mbus_attr << 8) |
3175                         (dram->mbus_dram_target_id << 4) | 1,
3176                         hpriv->base + WINDOW_CTRL(i));
3177                 writel(cs->base, hpriv->base + WINDOW_BASE(i));
3178         }
3179 }
3180
3181 /**
3182  *      mv_platform_probe - handle a positive probe of an soc Marvell
3183  *      host
3184  *      @pdev: platform device found
3185  *
3186  *      LOCKING:
3187  *      Inherited from caller.
3188  */
3189 static int mv_platform_probe(struct platform_device *pdev)
3190 {
3191         static int printed_version;
3192         const struct mv_sata_platform_data *mv_platform_data;
3193         const struct ata_port_info *ppi[] =
3194             { &mv_port_info[chip_soc], NULL };
3195         struct ata_host *host;
3196         struct mv_host_priv *hpriv;
3197         struct resource *res;
3198         int n_ports, rc;
3199
3200         if (!printed_version++)
3201                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
3202
3203         /*
3204          * Simple resource validation ..
3205          */
3206         if (unlikely(pdev->num_resources != 2)) {
3207                 dev_err(&pdev->dev, "invalid number of resources\n");
3208                 return -EINVAL;
3209         }
3210
3211         /*
3212          * Get the register base first
3213          */
3214         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
3215         if (res == NULL)
3216                 return -EINVAL;
3217
3218         /* allocate host */
3219         mv_platform_data = pdev->dev.platform_data;
3220         n_ports = mv_platform_data->n_ports;
3221
3222         host = ata_host_alloc_pinfo(&pdev->dev, ppi, n_ports);
3223         hpriv = devm_kzalloc(&pdev->dev, sizeof(*hpriv), GFP_KERNEL);
3224
3225         if (!host || !hpriv)
3226                 return -ENOMEM;
3227         host->private_data = hpriv;
3228         hpriv->n_ports = n_ports;
3229
3230         host->iomap = NULL;
3231         hpriv->base = devm_ioremap(&pdev->dev, res->start,
3232                                    res->end - res->start + 1);
3233         hpriv->base -= MV_SATAHC0_REG_BASE;
3234
3235         /*
3236          * (Re-)program MBUS remapping windows if we are asked to.
3237          */
3238         if (mv_platform_data->dram != NULL)
3239                 mv_conf_mbus_windows(hpriv, mv_platform_data->dram);
3240
3241         rc = mv_create_dma_pools(hpriv, &pdev->dev);
3242         if (rc)
3243                 return rc;
3244
3245         /* initialize adapter */
3246         rc = mv_init_host(host, chip_soc);
3247         if (rc)
3248                 return rc;
3249
3250         dev_printk(KERN_INFO, &pdev->dev,
3251                    "slots %u ports %d\n", (unsigned)MV_MAX_Q_DEPTH,
3252                    host->n_ports);
3253
3254         return ata_host_activate(host, platform_get_irq(pdev, 0), mv_interrupt,
3255                                  IRQF_SHARED, &mv6_sht);
3256 }
3257
3258 /*
3259  *
3260  *      mv_platform_remove    -       unplug a platform interface
3261  *      @pdev: platform device
3262  *
3263  *      A platform bus SATA device has been unplugged. Perform the needed
3264  *      cleanup. Also called on module unload for any active devices.
3265  */
3266 static int __devexit mv_platform_remove(struct platform_device *pdev)
3267 {
3268         struct device *dev = &pdev->dev;
3269         struct ata_host *host = dev_get_drvdata(dev);
3270
3271         ata_host_detach(host);
3272         return 0;
3273 }
3274
3275 static struct platform_driver mv_platform_driver = {
3276         .probe                  = mv_platform_probe,
3277         .remove                 = __devexit_p(mv_platform_remove),
3278         .driver                 = {
3279                                    .name = DRV_NAME,
3280                                    .owner = THIS_MODULE,
3281                                   },
3282 };
3283
3284
3285 #ifdef CONFIG_PCI
3286 static int mv_pci_init_one(struct pci_dev *pdev,
3287                            const struct pci_device_id *ent);
3288
3289
3290 static struct pci_driver mv_pci_driver = {
3291         .name                   = DRV_NAME,
3292         .id_table               = mv_pci_tbl,
3293         .probe                  = mv_pci_init_one,
3294         .remove                 = ata_pci_remove_one,
3295 };
3296
3297 /*
3298  * module options
3299  */
3300 static int msi;       /* Use PCI msi; either zero (off, default) or non-zero */
3301
3302
3303 /* move to PCI layer or libata core? */
3304 static int pci_go_64(struct pci_dev *pdev)
3305 {
3306         int rc;
3307
3308         if (!pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
3309                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
3310                 if (rc) {
3311                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
3312                         if (rc) {
3313                                 dev_printk(KERN_ERR, &pdev->dev,
3314                                            "64-bit DMA enable failed\n");
3315                                 return rc;
3316                         }
3317                 }
3318         } else {
3319                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
3320                 if (rc) {
3321                         dev_printk(KERN_ERR, &pdev->dev,
3322                                    "32-bit DMA enable failed\n");
3323                         return rc;
3324                 }
3325                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
3326                 if (rc) {
3327                         dev_printk(KERN_ERR, &pdev->dev,
3328                                    "32-bit consistent DMA enable failed\n");
3329                         return rc;
3330                 }
3331         }
3332
3333         return rc;
3334 }
3335
3336 /**
3337  *      mv_print_info - Dump key info to kernel log for perusal.
3338  *      @host: ATA host to print info about
3339  *
3340  *      FIXME: complete this.
3341  *
3342  *      LOCKING:
3343  *      Inherited from caller.
3344  */
3345 static void mv_print_info(struct ata_host *host)
3346 {
3347         struct pci_dev *pdev = to_pci_dev(host->dev);
3348         struct mv_host_priv *hpriv = host->private_data;
3349         u8 scc;
3350         const char *scc_s, *gen;
3351
3352         /* Use this to determine the HW stepping of the chip so we know
3353          * what errata to workaround
3354          */
3355         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &scc);
3356         if (scc == 0)
3357                 scc_s = "SCSI";
3358         else if (scc == 0x01)
3359                 scc_s = "RAID";
3360         else
3361                 scc_s = "?";
3362
3363         if (IS_GEN_I(hpriv))
3364                 gen = "I";
3365         else if (IS_GEN_II(hpriv))
3366                 gen = "II";
3367         else if (IS_GEN_IIE(hpriv))
3368                 gen = "IIE";
3369         else
3370                 gen = "?";
3371
3372         dev_printk(KERN_INFO, &pdev->dev,
3373                "Gen-%s %u slots %u ports %s mode IRQ via %s\n",
3374                gen, (unsigned)MV_MAX_Q_DEPTH, host->n_ports,
3375                scc_s, (MV_HP_FLAG_MSI & hpriv->hp_flags) ? "MSI" : "INTx");
3376 }
3377
3378 /**
3379  *      mv_pci_init_one - handle a positive probe of a PCI Marvell host
3380  *      @pdev: PCI device found
3381  *      @ent: PCI device ID entry for the matched host
3382  *
3383  *      LOCKING:
3384  *      Inherited from caller.
3385  */
3386 static int mv_pci_init_one(struct pci_dev *pdev,
3387                            const struct pci_device_id *ent)
3388 {
3389         static int printed_version;
3390         unsigned int board_idx = (unsigned int)ent->driver_data;
3391         const struct ata_port_info *ppi[] = { &mv_port_info[board_idx], NULL };
3392         struct ata_host *host;
3393         struct mv_host_priv *hpriv;
3394         int n_ports, rc;
3395
3396         if (!printed_version++)
3397                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
3398
3399         /* allocate host */
3400         n_ports = mv_get_hc_count(ppi[0]->flags) * MV_PORTS_PER_HC;
3401
3402         host = ata_host_alloc_pinfo(&pdev->dev, ppi, n_ports);
3403         hpriv = devm_kzalloc(&pdev->dev, sizeof(*hpriv), GFP_KERNEL);
3404         if (!host || !hpriv)
3405                 return -ENOMEM;
3406         host->private_data = hpriv;
3407         hpriv->n_ports = n_ports;
3408
3409         /* acquire resources */
3410         rc = pcim_enable_device(pdev);
3411         if (rc)
3412                 return rc;
3413
3414         rc = pcim_iomap_regions(pdev, 1 << MV_PRIMARY_BAR, DRV_NAME);
3415         if (rc == -EBUSY)
3416                 pcim_pin_device(pdev);
3417         if (rc)
3418                 return rc;
3419         host->iomap = pcim_iomap_table(pdev);
3420         hpriv->base = host->iomap[MV_PRIMARY_BAR];
3421
3422         rc = pci_go_64(pdev);
3423         if (rc)
3424                 return rc;
3425
3426         rc = mv_create_dma_pools(hpriv, &pdev->dev);
3427         if (rc)
3428                 return rc;
3429
3430         /* initialize adapter */
3431         rc = mv_init_host(host, board_idx);
3432         if (rc)
3433                 return rc;
3434
3435         /* Enable message-switched interrupts, if requested */
3436         if (msi && pci_enable_msi(pdev) == 0)
3437                 hpriv->hp_flags |= MV_HP_FLAG_MSI;
3438
3439         mv_dump_pci_cfg(pdev, 0x68);
3440         mv_print_info(host);
3441
3442         pci_set_master(pdev);
3443         pci_try_set_mwi(pdev);
3444         return ata_host_activate(host, pdev->irq, mv_interrupt, IRQF_SHARED,
3445                                  IS_GEN_I(hpriv) ? &mv5_sht : &mv6_sht);
3446 }
3447 #endif
3448
3449 static int mv_platform_probe(struct platform_device *pdev);
3450 static int __devexit mv_platform_remove(struct platform_device *pdev);
3451
3452 static int __init mv_init(void)
3453 {
3454         int rc = -ENODEV;
3455 #ifdef CONFIG_PCI
3456         rc = pci_register_driver(&mv_pci_driver);
3457         if (rc < 0)
3458                 return rc;
3459 #endif
3460         rc = platform_driver_register(&mv_platform_driver);
3461
3462 #ifdef CONFIG_PCI
3463         if (rc < 0)
3464                 pci_unregister_driver(&mv_pci_driver);
3465 #endif
3466         return rc;
3467 }
3468
3469 static void __exit mv_exit(void)
3470 {
3471 #ifdef CONFIG_PCI
3472         pci_unregister_driver(&mv_pci_driver);
3473 #endif
3474         platform_driver_unregister(&mv_platform_driver);
3475 }
3476
3477 MODULE_AUTHOR("Brett Russ");
3478 MODULE_DESCRIPTION("SCSI low-level driver for Marvell SATA controllers");
3479 MODULE_LICENSE("GPL");
3480 MODULE_DEVICE_TABLE(pci, mv_pci_tbl);
3481 MODULE_VERSION(DRV_VERSION);
3482 MODULE_ALIAS("platform:" DRV_NAME);
3483
3484 #ifdef CONFIG_PCI
3485 module_param(msi, int, 0444);
3486 MODULE_PARM_DESC(msi, "Enable use of PCI MSI (0=off, 1=on)");
3487 #endif
3488
3489 module_init(mv_init);
3490 module_exit(mv_exit);