]>
Commit | Line | Data |
---|---|---|
3cdd5441 UKK |
1 | #ifndef __MACH_MX35_H__ |
2 | #define __MACH_MX35_H__ | |
67520f3a | 3 | |
c0a5f855 SH |
4 | /* |
5 | * IRAM | |
6 | */ | |
7 | #define MX35_IRAM_BASE_ADDR 0x10000000 /* internal ram */ | |
ae55326a | 8 | #define MX35_IRAM_SIZE SZ_128K |
c0a5f855 | 9 | |
3f92a8bd UKK |
10 | #define MX35_L2CC_BASE_ADDR 0x30000000 |
11 | #define MX35_L2CC_SIZE SZ_1M | |
12 | ||
13 | #define MX35_AIPS1_BASE_ADDR 0x43f00000 | |
14 | #define MX35_AIPS1_BASE_ADDR_VIRT 0xfc000000 | |
15 | #define MX35_AIPS1_SIZE SZ_1M | |
16 | #define MX35_MAX_BASE_ADDR (MX35_AIPS1_BASE_ADDR + 0x04000) | |
17 | #define MX35_EVTMON_BASE_ADDR (MX35_AIPS1_BASE_ADDR + 0x08000) | |
18 | #define MX35_CLKCTL_BASE_ADDR (MX35_AIPS1_BASE_ADDR + 0x0c000) | |
19 | #define MX35_ETB_SLOT4_BASE_ADDR (MX35_AIPS1_BASE_ADDR + 0x10000) | |
20 | #define MX35_ETB_SLOT5_BASE_ADDR (MX35_AIPS1_BASE_ADDR + 0x14000) | |
21 | #define MX35_ECT_CTIO_BASE_ADDR (MX35_AIPS1_BASE_ADDR + 0x18000) | |
7cdc8fa7 | 22 | #define MX35_I2C1_BASE_ADDR (MX35_AIPS1_BASE_ADDR + 0x80000) |
3f92a8bd UKK |
23 | #define MX35_I2C3_BASE_ADDR (MX35_AIPS1_BASE_ADDR + 0x84000) |
24 | #define MX35_UART1_BASE_ADDR (MX35_AIPS1_BASE_ADDR + 0x90000) | |
25 | #define MX35_UART2_BASE_ADDR (MX35_AIPS1_BASE_ADDR + 0x94000) | |
26 | #define MX35_I2C2_BASE_ADDR (MX35_AIPS1_BASE_ADDR + 0x98000) | |
27 | #define MX35_OWIRE_BASE_ADDR (MX35_AIPS1_BASE_ADDR + 0x9c000) | |
28 | #define MX35_SSI1_BASE_ADDR (MX35_AIPS1_BASE_ADDR + 0xa0000) | |
29 | #define MX35_CSPI1_BASE_ADDR (MX35_AIPS1_BASE_ADDR + 0xa4000) | |
30 | #define MX35_KPP_BASE_ADDR (MX35_AIPS1_BASE_ADDR + 0xa8000) | |
31 | #define MX35_IOMUXC_BASE_ADDR (MX35_AIPS1_BASE_ADDR + 0xac000) | |
32 | #define MX35_ECT_IP1_BASE_ADDR (MX35_AIPS1_BASE_ADDR + 0xb8000) | |
33 | #define MX35_ECT_IP2_BASE_ADDR (MX35_AIPS1_BASE_ADDR + 0xbc000) | |
34 | ||
35 | #define MX35_SPBA0_BASE_ADDR 0x50000000 | |
36 | #define MX35_SPBA0_BASE_ADDR_VIRT 0xfc100000 | |
37 | #define MX35_SPBA0_SIZE SZ_1M | |
38 | #define MX35_UART3_BASE_ADDR (MX35_SPBA0_BASE_ADDR + 0x0c000) | |
39 | #define MX35_CSPI2_BASE_ADDR (MX35_SPBA0_BASE_ADDR + 0x10000) | |
40 | #define MX35_SSI2_BASE_ADDR (MX35_SPBA0_BASE_ADDR + 0x14000) | |
41 | #define MX35_ATA_DMA_BASE_ADDR (MX35_SPBA0_BASE_ADDR + 0x20000) | |
42 | #define MX35_MSHC1_BASE_ADDR (MX35_SPBA0_BASE_ADDR + 0x24000) | |
ae55326a | 43 | #define MX35_FEC_BASE_ADDR 0x50038000 |
3f92a8bd UKK |
44 | #define MX35_SPBA_CTRL_BASE_ADDR (MX35_SPBA0_BASE_ADDR + 0x3c000) |
45 | ||
46 | #define MX35_AIPS2_BASE_ADDR 0x53f00000 | |
47 | #define MX35_AIPS2_BASE_ADDR_VIRT 0xfc200000 | |
48 | #define MX35_AIPS2_SIZE SZ_1M | |
49 | #define MX35_CCM_BASE_ADDR (MX35_AIPS2_BASE_ADDR + 0x80000) | |
50 | #define MX35_GPT1_BASE_ADDR (MX35_AIPS2_BASE_ADDR + 0x90000) | |
51 | #define MX35_EPIT1_BASE_ADDR (MX35_AIPS2_BASE_ADDR + 0x94000) | |
52 | #define MX35_EPIT2_BASE_ADDR (MX35_AIPS2_BASE_ADDR + 0x98000) | |
53 | #define MX35_GPIO3_BASE_ADDR (MX35_AIPS2_BASE_ADDR + 0xa4000) | |
54 | #define MX35_SCC_BASE_ADDR (MX35_AIPS2_BASE_ADDR + 0xac000) | |
55 | #define MX35_RNGA_BASE_ADDR (MX35_AIPS2_BASE_ADDR + 0xb0000) | |
774305d0 WS |
56 | #define MX35_ESDHC1_BASE_ADDR (MX35_AIPS2_BASE_ADDR + 0xb4000) |
57 | #define MX35_ESDHC2_BASE_ADDR (MX35_AIPS2_BASE_ADDR + 0xb8000) | |
58 | #define MX35_ESDHC3_BASE_ADDR (MX35_AIPS2_BASE_ADDR + 0xbc000) | |
3f92a8bd UKK |
59 | #define MX35_IPU_CTRL_BASE_ADDR (MX35_AIPS2_BASE_ADDR + 0xc0000) |
60 | #define MX35_AUDMUX_BASE_ADDR (MX35_AIPS2_BASE_ADDR + 0xc4000) | |
61 | #define MX35_GPIO1_BASE_ADDR (MX35_AIPS2_BASE_ADDR + 0xcc000) | |
62 | #define MX35_GPIO2_BASE_ADDR (MX35_AIPS2_BASE_ADDR + 0xd0000) | |
63 | #define MX35_SDMA_BASE_ADDR (MX35_AIPS2_BASE_ADDR + 0xd4000) | |
64 | #define MX35_RTC_BASE_ADDR (MX35_AIPS2_BASE_ADDR + 0xd8000) | |
65 | #define MX35_WDOG_BASE_ADDR (MX35_AIPS2_BASE_ADDR + 0xdc000) | |
66 | #define MX35_PWM_BASE_ADDR (MX35_AIPS2_BASE_ADDR + 0xe0000) | |
a7d945a4 MKB |
67 | #define MX35_CAN1_BASE_ADDR (MX35_AIPS2_BASE_ADDR + 0xe4000) |
68 | #define MX35_CAN2_BASE_ADDR (MX35_AIPS2_BASE_ADDR + 0xe8000) | |
3f92a8bd | 69 | #define MX35_RTIC_BASE_ADDR (MX35_AIPS2_BASE_ADDR + 0xec000) |
67520f3a EB |
70 | #define MX35_IIM_BASE_ADDR (MX35_AIPS2_BASE_ADDR + 0xf0000) |
71 | ||
ae55326a | 72 | #define MX35_OTG_BASE_ADDR 0x53ff4000 |
3f92a8bd UKK |
73 | |
74 | #define MX35_ROMP_BASE_ADDR 0x60000000 | |
75 | #define MX35_ROMP_BASE_ADDR_VIRT 0xfc500000 | |
76 | #define MX35_ROMP_SIZE SZ_1M | |
77 | ||
78 | #define MX35_AVIC_BASE_ADDR 0x68000000 | |
79 | #define MX35_AVIC_BASE_ADDR_VIRT 0xfc400000 | |
80 | #define MX35_AVIC_SIZE SZ_1M | |
81 | ||
82 | /* | |
83 | * Memory regions and CS | |
84 | */ | |
85 | #define MX35_IPU_MEM_BASE_ADDR 0x70000000 | |
86 | #define MX35_CSD0_BASE_ADDR 0x80000000 | |
87 | #define MX35_CSD1_BASE_ADDR 0x90000000 | |
88 | ||
89 | #define MX35_CS0_BASE_ADDR 0xa0000000 | |
90 | #define MX35_CS1_BASE_ADDR 0xa8000000 | |
91 | #define MX35_CS2_BASE_ADDR 0xb0000000 | |
92 | #define MX35_CS3_BASE_ADDR 0xb2000000 | |
93 | ||
94 | #define MX35_CS4_BASE_ADDR 0xb4000000 | |
95 | #define MX35_CS4_BASE_ADDR_VIRT 0xf4000000 | |
96 | #define MX35_CS4_SIZE SZ_32M | |
97 | ||
98 | #define MX35_CS5_BASE_ADDR 0xb6000000 | |
99 | #define MX35_CS5_BASE_ADDR_VIRT 0xf6000000 | |
100 | #define MX35_CS5_SIZE SZ_32M | |
101 | ||
102 | /* | |
103 | * NAND, SDRAM, WEIM, M3IF, EMI controllers | |
104 | */ | |
105 | #define MX35_X_MEMC_BASE_ADDR 0xb8000000 | |
106 | #define MX35_X_MEMC_BASE_ADDR_VIRT 0xfc320000 | |
107 | #define MX35_X_MEMC_SIZE SZ_64K | |
108 | #define MX35_ESDCTL_BASE_ADDR (MX35_X_MEMC_BASE_ADDR + 0x1000) | |
109 | #define MX35_WEIM_BASE_ADDR (MX35_X_MEMC_BASE_ADDR + 0x2000) | |
110 | #define MX35_M3IF_BASE_ADDR (MX35_X_MEMC_BASE_ADDR + 0x3000) | |
111 | #define MX35_EMI_CTL_BASE_ADDR (MX35_X_MEMC_BASE_ADDR + 0x4000) | |
112 | #define MX35_PCMCIA_CTL_BASE_ADDR MX35_EMI_CTL_BASE_ADDR | |
113 | ||
ae55326a | 114 | #define MX35_NFC_BASE_ADDR 0xbb000000 |
3f92a8bd | 115 | #define MX35_PCMCIA_MEM_BASE_ADDR 0xbc000000 |
c0a5f855 | 116 | |
6ef9af68 UKK |
117 | #define MX35_IO_ADDRESS(x) ( \ |
118 | IMX_IO_ADDRESS(x, MX35_AIPS1) ?: \ | |
119 | IMX_IO_ADDRESS(x, MX35_AIPS2) ?: \ | |
120 | IMX_IO_ADDRESS(x, MX35_AVIC) ?: \ | |
121 | IMX_IO_ADDRESS(x, MX35_X_MEMC) ?: \ | |
122 | IMX_IO_ADDRESS(x, MX35_SPBA0)) | |
123 | ||
c0a5f855 SH |
124 | /* |
125 | * Interrupt numbers | |
126 | */ | |
ae55326a | 127 | #define MX35_INT_OWIRE 2 |
3f92a8bd UKK |
128 | #define MX35_INT_I2C3 3 |
129 | #define MX35_INT_I2C2 4 | |
130 | #define MX35_INT_RTIC 6 | |
c0745129 EB |
131 | #define MX35_INT_ESDHC1 7 |
132 | #define MX35_INT_ESDHC2 8 | |
133 | #define MX35_INT_ESDHC3 9 | |
7cdc8fa7 | 134 | #define MX35_INT_I2C1 10 |
c0a5f855 SH |
135 | #define MX35_INT_SSI1 11 |
136 | #define MX35_INT_SSI2 12 | |
3f92a8bd UKK |
137 | #define MX35_INT_CSPI2 13 |
138 | #define MX35_INT_CSPI1 14 | |
139 | #define MX35_INT_ATA 15 | |
ae55326a UKK |
140 | #define MX35_INT_GPU2D 16 |
141 | #define MX35_INT_ASRC 17 | |
3f92a8bd UKK |
142 | #define MX35_INT_UART3 18 |
143 | #define MX35_INT_IIM 19 | |
144 | #define MX35_INT_RNGA 22 | |
145 | #define MX35_INT_EVTMON 23 | |
146 | #define MX35_INT_KPP 24 | |
147 | #define MX35_INT_RTC 25 | |
148 | #define MX35_INT_PWM 26 | |
149 | #define MX35_INT_EPIT2 27 | |
150 | #define MX35_INT_EPIT1 28 | |
151 | #define MX35_INT_GPT 29 | |
152 | #define MX35_INT_POWER_FAIL 30 | |
153 | #define MX35_INT_UART2 32 | |
00b57bf9 | 154 | #define MX35_INT_NFC 33 |
3f92a8bd | 155 | #define MX35_INT_SDMA 34 |
ae55326a UKK |
156 | #define MX35_INT_USBHS 35 |
157 | #define MX35_INT_USBOTG 37 | |
3f92a8bd | 158 | #define MX35_INT_MSHC1 39 |
ae55326a | 159 | #define MX35_INT_ESAI 40 |
3f92a8bd UKK |
160 | #define MX35_INT_IPU_ERR 41 |
161 | #define MX35_INT_IPU_SYN 42 | |
ae55326a UKK |
162 | #define MX35_INT_CAN1 43 |
163 | #define MX35_INT_CAN2 44 | |
3f92a8bd | 164 | #define MX35_INT_UART1 45 |
ae55326a UKK |
165 | #define MX35_INT_MLB 46 |
166 | #define MX35_INT_SPDIF 47 | |
3f92a8bd UKK |
167 | #define MX35_INT_ECT 48 |
168 | #define MX35_INT_SCC_SCM 49 | |
169 | #define MX35_INT_SCC_SMN 50 | |
170 | #define MX35_INT_GPIO2 51 | |
171 | #define MX35_INT_GPIO1 52 | |
172 | #define MX35_INT_WDOG 55 | |
173 | #define MX35_INT_GPIO3 56 | |
ae55326a | 174 | #define MX35_INT_FEC 57 |
3f92a8bd UKK |
175 | #define MX35_INT_EXT_POWER 58 |
176 | #define MX35_INT_EXT_TEMPER 59 | |
177 | #define MX35_INT_EXT_SENSOR60 60 | |
178 | #define MX35_INT_EXT_SENSOR61 61 | |
179 | #define MX35_INT_EXT_WDOG 62 | |
180 | #define MX35_INT_EXT_TV 63 | |
181 | ||
4697bb92 UKK |
182 | #define MX35_DMA_REQ_SSI2_RX1 22 |
183 | #define MX35_DMA_REQ_SSI2_TX1 23 | |
184 | #define MX35_DMA_REQ_SSI2_RX0 24 | |
185 | #define MX35_DMA_REQ_SSI2_TX0 25 | |
186 | #define MX35_DMA_REQ_SSI1_RX1 26 | |
187 | #define MX35_DMA_REQ_SSI1_TX1 27 | |
188 | #define MX35_DMA_REQ_SSI1_RX0 28 | |
189 | #define MX35_DMA_REQ_SSI1_TX0 29 | |
190 | ||
3f92a8bd UKK |
191 | #define MX35_PROD_SIGNATURE 0x1 /* For MX31 */ |
192 | ||
67520f3a | 193 | #define MX35_SYSTEM_REV_MIN MX3x_CHIP_REV_1_0 |
3f92a8bd | 194 | #define MX35_SYSTEM_REV_NUM 3 |
c0a5f855 | 195 | |
aae70193 | 196 | #ifdef IMX_NEEDS_DEPRECATED_SYMBOLS |
ae55326a UKK |
197 | /* these should go away */ |
198 | #define MXC_FEC_BASE_ADDR MX35_FEC_BASE_ADDR | |
199 | #define MXC_INT_OWIRE MX35_INT_OWIRE | |
ae55326a UKK |
200 | #define MXC_INT_GPU2D MX35_INT_GPU2D |
201 | #define MXC_INT_ASRC MX35_INT_ASRC | |
202 | #define MXC_INT_USBHS MX35_INT_USBHS | |
203 | #define MXC_INT_USBOTG MX35_INT_USBOTG | |
204 | #define MXC_INT_ESAI MX35_INT_ESAI | |
205 | #define MXC_INT_CAN1 MX35_INT_CAN1 | |
206 | #define MXC_INT_CAN2 MX35_INT_CAN2 | |
207 | #define MXC_INT_MLB MX35_INT_MLB | |
208 | #define MXC_INT_SPDIF MX35_INT_SPDIF | |
209 | #define MXC_INT_FEC MX35_INT_FEC | |
aae70193 | 210 | #endif |
3cdd5441 UKK |
211 | |
212 | #endif /* ifndef __MACH_MX35_H__ */ |